高速信号を扱うプリント基板の電源配線設計

はじめに

本記事では高速信号を扱うプリント基板の電源配線設計において、シミュレータを使い、電源ノイズの最小化する方法を紹介します。
多くの半導体メーカーはGND、電源それぞれに専用の層を割り当て、面状（プレーン）配線を使うことを推奨しています。　GNDに関しては、特別なケースを除き、プレーン配線が広く使われています。　しかし、電源配線については、プレーン配線ではなく、一定の幅を持つ線状の配線を使い、各ICに電源を供給する事例が多く見られます。　この為、線状の配線が電源品質にどう影響するか、電磁解析ツール、SONNET Lite TMを使って調べました。　この結果、電源配線も特性インピーダンスを持つ伝送路に見えることが分かりました。
他方、電源配線に生じるノイズが高周波信号成分を含みます。　電源品質を維持するには、広い周波数範囲で、低い給電インピーダンスを保つことが要求されます。　そこで、Spiceシミュレータ、PSpice® for TIを使って、その伝送路が給電インピーダンスにどう影響するか解析しました。　その結果、太く短い配線が電源品質維持に適することが分かりました。　言い換えると、プレーン配線が最も適切な配線方法と言えます。
また、100MHzを超える周波数帯域では伝送路反射による共振により、インピーダンスが極端に高くなる周波数が周期的に現れました。　この対策として、広く推奨されている、10～100 nF コンデンサより自己共振周波数の高い、小容量（200～ 1,000 pF）のコンデンサの併用が望ましいことが分かりました。
高速信号を扱うプリント基板設計に携わるエンジニアの方々の参考になれば幸いです。　なお、今回の検討は電源配線パターンを設計する際の指標を得るもので、基板設計の度に電磁解析シミュレーションを実施する必要はないと考えます。

何故電源配線にノイズが発生？

ICが期待通りの性能を発揮するには、そのICに供給する電源品質を高く維持することが必要です。　電源品質とは、ICが要求する電圧範囲に収まることに加え、負荷電流の変動に伴う電圧変動を極力小さく抑えることを意味します。
電圧変動は、ノイズ混入の要因になるため、アナログ・システムでは性能の劣化、デジタル・システムでは誤動作の原因になります。　ノイズによる性能劣化や誤動作は再現が難しく、その原因を特定するために多大な労力が必要になります。　この為、システム設計時にノイズの混入のリスクを下げる工夫が重要です。
通常、ICはプリント基板に実装され、基板上に印刷された電源配線を通して電源が供給されます。　つまり、電源品質を高く保つ上で、基板上の電源配線は重要な部品の一つです。　図-1に基板に実装されたロジックICに流れる電流の様子を示します。

a. Highの時の電流経路                                           　　b. Lowの時の電流経路

図-1　ロジックICに流れる電流

論理「Hi」の時は、電源配線を経由してICの電源ピンに流れ込んだ後、出力ピンから負荷に流れ出します。　他方、論理「Low」の時は電源配線に電流は流れません。　（IC内部で消費する電流は無視）つまり、論理状態が変わる度に電源配線に流れる電流が変化します。　この時、電源配線に大きなインピーダンスが存在すると電源電圧は大きく変動します。
ICの電源品質を高く保つ為には、全信号帯域波に渡って、電源配線のインピーダンスを低く維持することが重要です。

理想の電源・GND配線パターンと現実の配線パターンの狭間

Texas Instruments社では数GHz信号を扱う様々なICを製造・販売し、それらのICを正しく動作させる為、多くのアプリケーションノートを発行しています。　その中の一つに ”Broadcast Video Owner’s Manual” ¹⁾があります。
この資料には、高速信号を正しく取り扱うための数々の注意点に加え、電源配線に関する設計ガイドが記されています。　要約すると、高速信号を取り扱うプリント基板の電源、GNDパターン設計に際しては以下の点に配慮が必要です。

①　多層基板、最低でも4層基板が必須
②　そのうち2層を、それぞれ、電源、GNDプレーンで配線
③　電源、GND層は薄い（4～10mill）絶縁材を挟んで配置

これにより、周波数特性に優れたコンデンサが形成されます。　殆どの場合、GNDについてはプレーン配線が使われています。　しかし、電源配線に関しては、プレーン配線でなく、図-2に示す様な一定の幅を持った線状の配線を使い、基板上の各ICに電源を供給している事例が多く見られます。
図-2は、汎用オペアンプの評価ボードで、高周波信号を扱うことが無いので、線状の電源配線を用いても問題になりません。　しかし、高速信号を扱うプリント基板にもこのような電源配線を用いる事例が散見されます。
そこで、無料の電磁解析ソフト、SONNET Lite ^TMとSPICEシミュレータ、PSpice® for TIを使い、線状の電源配線が、高速信号に対しどの様に振舞うか調べました。

図-2　線状の配線を使った電源配線例
出典：https://www.ti.com/jp/lit/ug/sbou162a/sbou162a.pdf　Figure 34

図-3に示す通り、信号層に配置された電源配線は、信号線の隙間を埋め尽くす様に、一律の幅でなく、複雑な多角形のパターンが使われることもあります。　今回、解析を容易にする為、均一な線幅を持つ電源配線に絞り、その挙動を調べました。

図-3　複雑な多角形パターンを用いた電源配線例
出典：https://www.ti.com/jp/lit/ug/sbou043b/sbou043b.pdf　Figure 3

線状の配線を使った電源配線の振舞い

線状の電源配線がどの様な振舞いをするか、SONNET Lite ^TMを使い、調査しました。　図-4は解析に用いた電源配線モデルです。　線幅3㎜、長さ20㎜、厚さ0.03㎜銅箔を使用した配線です。　解析結果から、この電源配線は図-5に示す様に特性インピーダンス7Ωを持つ伝送路と考えられます。　伝送路について詳しく知りたければ、以下の関連記事を参照ください。
・伝送路反射とは？①～伝送路とは～　https://emb.macnica.co.jp/articles/17955/
・伝送路反射とは？②～反射の発生と詳細～ 　https://emb.macnica.co.jp/articles/17994/

図-4　電源配線モデル

図-5　配線モデルの特性インピーダンス

伝送路が電源ノイズにどう影響するか？

上記シミュレーション結果によれば、線幅3㎜、長さ20㎜の電源配線は、特性インピーダンス7Ωを持つ伝送路であることが分かりました。　　続く疑問は、この伝送路が電源品質にどの様に作用するかです。
そこで、PSpice® for TIに組み込まれている理想伝送路を使い、電源回路につながる伝送路の影響を調査しました。　理想伝送路は、特性インピーダンスと電気長をパラメータとして入力することで、簡単にその挙動をシミュレーションできます。　電気長とは、配線の長さを幾何学的な長さの代わりに信号が伝わる時間で表したものです。　但し、理想伝送路モデルを使うので、数GHzの信号解析で顕在化する信号損失の影響はシミュレーション結果に反映されません。
電源の配線パターンを設計する際は、直流抵抗を考慮して配線幅、銅箔の厚さを決めます。　その際、特性インピーダンスを意識することはありません。　パターン幅は任意なので、仮に3㎜にするとSONNET Lite ^TMを使ったシミュレーションでは、特性インピーダンスが7Ωになりました。　配線幅、絶縁材の厚みや比誘電率が変われば、特性インピーダンスは変わります。
また、配線長もプリント基板の規模により様々に変わります。　そこで、特性インピーダンスを変化させた時の傾向と、長さを変えた時の給電インピーダンスの変化を調べました。

図-６　配線パターンを含めた電源供給回路モデル

図-6はSPICEシミュレーションに使用したモデルです。　離れた場所に置かれた直流電源から、線状の電源配線を経由してICに電源を供給します。　伝送路は電源配線を示します。　半導体メーカーは、ICの電源ピンの近くに、周波数応答の優れた10~100 nFの小容量コンデンサの配置を推奨しています。
これはICの負荷変動に伴う電流変化を、この小容量コンデンサで吸収することを期待するからです。　この指針に従い、IC近傍に市販されている100 nFのチップタイプ・セラミックコンデンサを設置しました。　実際のコンデンサの効果を検証するため、某メーカーのホームページから、SPICE Modelを取り込み配置しました。

図-7　100 nF チップタイプ・セラミックコンデンサのインピーダンス・プロファイル

図-7はこのコンデンサ単体のインピーダンス・プロファイルです。　自己共振周波数（SRF: Self Resonance Frequency）20MHzを境に、周波数が上がるにつれインピーダンスは増加します。　ICは2.5V で動作すると仮定しました。　また、このICは250ｍAの電流を消費すると仮定し、その負荷を理想抵抗10Ωでモデル化しました。
この回路網にて、電源端子から見たインピーダンスが全ての周波数帯域で低く保たれていれば、負荷電流の変動は電源電圧の変化に寄与しない、つまり、クリーンな電源環境が実現できると言えます。　言い換えると、この回路モデルのIC電源端子に１A定電流源を設置し、その点の電圧を観測することで、ICの電源端子から見た給電回路網のインピーダンス・プロファイルを知ることができます。
シミュレーション結果の電圧値は、そのままインピーダンス値に読み替えることができます。　その際、交流解析なので、2.5V電圧は無いものとしてショート（内部抵抗０Ωの理想電源）します。
ここで、電気長１nsがどのくらいの長さの配線に相当するか試算します。　通常、電源配線はICを実装する層に配置します。　つまり、マイクロ・ストリップ・ラインモデルが適用できます。　マイクロ・ストリップ・ラインは、下半分が比誘電率Erの基材で埋め尽くされていて、上半分は空気に露出されています。　マイクロ・ストリップ・ラインの等価比誘電率は次式で求められます。 ²⁾

Eer１ = (Er +1)/2    +  ((Er -1)/2)*(1 + 10 *h/W)-0.5     　　　(1)

Eer:　　 等価比誘電率
Er:　　   基材の比誘電率
h:　　    基材の厚さ
W:　　   線幅

マイクロ・ストリップ・ライン上を伝わる信号の速さは次式で求められます。

Vs  = Vc/√Eer                            　　　    (2)

Vs:　　 信号の伝わる速さ
Vc:　　 真空中の光の速さ

線幅Wはインピーダンスにより変わりますが、線幅W＝3㎜を代表として、基材の比誘電率Er＝4.6、基材厚み=0.15mm として、(1)により等価比誘電率を求めます。

Eer =(4.6+1)/2　+　(4.6-1)*(1+10*0.15/3) -0.5　=　4.269

Eer値を(2)式に代入し、信号伝搬速度を求めます。

Vs =　300/√4.269 = 145.18        mm/ns

この条件下での、電気長1nsは、配線長145 ㎜に相当します。
図-8は、電気長１nsに固定して、特性インピーダンスを50Ω、30Ω、20Ω、10Ω、１Ωと変化させた時のシミュレーション結果です。　この図によると、300MHz以上の高域に加え、10 MHz以下の低域に大きなインピーダンス・ピークが観測されます。　低域でのピークは、配線の特性インピーダンスが大きい程ピーク周波数は低くなり、そのピーク値は高くなる傾向があります。　高域でのインピーダンス・ピークについては、周期的に現れ、特にインピーダンスが１Ωの時、他に比べ低い周波数からピークが現れます。

図-8　電気長を１nsに固定し特性インピーダンスを変化させた時の
給電インピーダンス・プロファイル

他方、図-9は、特性インピーダンスを10Ωに固定して、電気長を900psから100psに変化させた時のシミュレーション結果です。　この図では、低域でのインピーダンス・ピークは、使用する配線が長い程ピーク周波数は低く、そのピーク値は高くなります。　高域でのインピーダンス・ピークについては、電気長が長い程、低い周波数からピークが現れます。

図-9　特性インピーダンスを10Ωに固定し配線長を変化させた時の
給電インピーダンス・プロファイル

低域でインピーダンスのピークは何故起きる？

低域でのインピーダンスのピークの原因を分析します。

この帯域の信号にとって、長さ145㎜の配線は伝送路とは見なせません。　なぜなら、配線を分布定数回路と見なす条件は、配線上の離れた2点間の電圧に位相差がある場合です。　例えば、２MHzの信号の波長は、電気長500nsです。　　この時で、位相が2π変化します。　それに対し１ns離れた2点間の位相差は無視できます。　このことから、低域でのインピーダンスのピークは伝送路の反射に関連する現象ではないと言えます。
他方、長さ145㎜の配線にもインダクタンス成分は存在します。　この帯域に現れるインピーダンスのピークは、配線のインダクタンスと、100 nFコンデンサの共振によるものと考えます。　そこで、SONNET Lite ^TMで使用した10Ω配線モデルのインダクタンス値を求め、コンデンサとの共振周波数を試算します。　配線のインダクタンスは次式で求めます。 ³⁾

Lp＝0.2 * L * [ ln (2  * L / (W + t) + 0.2235 * ((W + t)/L) + 0.5)]　　　(3)

Lp:    配線のインダクタンス(nH)
L：    配線長 (mm)
W：  配線幅  (mm)
t：    配線の厚み  (mm)　   　　**図-10参照

図-10　配線の寸法

SONNET Lite ^TMのシミュレーションでは、特性インピーダンスが10Ωの時、配線幅は2.3㎜です。（配線幅は絶縁材の厚み、比誘電率に依存）長さL : 126 mm、幅W : 2.3mm 、厚さt : 0.03㎜を（3）式に代入し、配線のインダクタンス値を求めます。

Lp＝0.2 * 145 * [ ln (2 *145/ (3 + 0.03) + 0.2235 * ((3 + 0.03)/145) + 0.5)]=154.5  nH

インダクタンスとコンデンサの共振周波数は次式で求めます。

F =1/(2 * π* √（L  * C）)　　　　　　　　　　　(4)

F: 　共振周波数
L:　インダクタンス
C:　キャパシタンス

インダクタンスとコンデンサの値を(4)式に代入し共振周波数を計算します。

F =（10⁹）/(2*π*√（154.5*100）＝　1.28*10^６

共振周波数は1.28 MHzになります。　PSpice® for TIのシミュレーションでは、電気長1 ns、特性インピーダンス10Ωでの共振周波数は約3.5MＨzでした。　一致はしませんが、近い値です。　両者の差は、PSpice® for TIで使用したモデルとSONNET Lite ^TM使用したモデルの違いによるものと考えます。　（特性インピーダンスは配線の単位長さ当りのインダクタンス値と容量値の比なので、両者の比を保てばよく、インダクタンス値は一意には決まりません）
図-8によれば、特性インピーダンスが小さくなる程、共振周波数は高くなります。　式(5)に示す様に、配線の単位長さ当りの容量が一定なら、特性インピーダンスが小さくなる程配線の単位長さ当りのインダクタンス値は小さくなる、すなわち、共振周波数が高くなることと符合します。

Z０ =　√Ld/Cd                                 (5)

Z0:　 配線の特性インピーダンス
Ld:　 単位長さ当りの配線のインダクタンス
Cd:　 単位長さ当りの配線の容量

他方、図-9によれば、配線長が短くなる程共振周波数が高くなる傾向があります。　式(3)が示す様に、配線長とインダクタンスはほぼ比例関係にあります。　配線長が短くなるにつれインダクタンスが小さくなる、すなわち、共振周波数が高くなることと符合します。　共振周波数が高く程、インピーダンスのピーク値が下がるのは、100 nFコンデンサのSRFに近づくからです。
共振時のインピーダンスのピークを低く保つには、配線の共振周波数をSRFに使づける様、配線のインダクタンスを小さくすることが重要です。　つまり、できるだけ広い配線幅を使用する、究極はプレーン配線を使用することです。

高域でのインピーダンス・ピークは何故起きる？

図-8、図-9によると、300MHzを超えた帯域で、周期的にインピーダンスのピークが観測されます。　このインピーダンスのピークは、配線の反射に伴う共振が原因と考えます。
図-11に示す様に、ICの電源ピンで発生した電流変化は電源配線である伝送路を伝わり、電源に到達します。　電源は、交流的にはショートされているので、負の全反射（位相反転）を起こし、来た道を引き返します。　入射波と反射波は鏡面対称の関係にあり、終端点Aでは入射波と反射波の和は常に０Vです（ショートされているので）。

図-11　ショート・スタブ

こは、ショート・スタブと呼ばれる状態で、配線入力端のインピーダンスは次式で示されます^４）。

Zin =jZ0 tan(L* 2π/λ) 　　　　　　（6）

Zin:　配線入力端インピーダンス
Z0:　 配線の特性インピーダンス
L:　　配線の長さ
λ:　   信号の波長

図-12は、シミュレーションによる、特性インピーダンス1Ω、電気長1nsのショート・スタブの配線入力端のインピーダンス・プロファイルです。　市販されている100 nFチップタイプ・セラミックコンデンサは繋がっていません。　この回路では、250MHzの奇数倍にインピーダンス・ピークが現れます。　配線長がλ/4の奇数倍の時、tan(L* 2π/λ)が無限大になり、入力端のインピーダンスはICが消費する電流をモデル化して、並列に接続した理想抵抗の値10Ωになります。

図-12　特性インピーダンス1Ω、電気長1nsのショート・スタブ入力端インピーダンス

図-13　バイパス・コンデンサを含む、特性インピーダンス1Ω、
電気長1nsのショート・スタブ入力端インピーダンス

図-13は、バイパス・コンデンサを付加した、特性インピーダンス1Ω、電気長1nsのショート・スタブの入力端インピーダンス・プロファイルのシミュレーション結果です。
この例では、ショート・スタブ、10Ω抵抗、市販されている100 nFチップタイプ・セラミックコンデンサに含まれる容量とインダクタが、並列接続されます。　コンデンサに含まれる容量とインダクタによる位相シフトの結果、コンデンサを付加しない場合に比べ、共振周波数が高周波方向にシフトします。　共振周波数は、コンデンサの容量、インダクタンス、配線の長さや、配線の特性インピーダンス等、多くの要素に関連しており複雑です。　このため、インピーダンス・ピーク周波数を計算する一般式の導入は省略します。
視点を変えると、この帯域は100 nFコンデンサの自己共振周波数を超えるので、コンデンサとしての役目を果たせません。　これにより、伝送路反射に伴う共振現象によるインピーダンのスピークが出現します。　100 nFコンデンサより自己共振周波数が高い、小容量のコンデンサを併用すれば、状況を改善できます。
一例として、同じく市販されている、220ｐFチップタイプ・セラミックコンデンサの併用を試しました。　そのコンデンサの周波数特性を図-14に示します。　このコンデンサのSRFは１GHzです。

図-14　220 pF チップタイプ・セラミックコンデンサのインピーダンス・プロファイル

図-15に、特性インピーダンス１Ω、配線長1ns（比誘電率：Er=4.6 では配線長L=150㎜に相当）配線に100 nFコンデンサのみを付けた場合と、更に220pFコンデンサを併用した時の給電インピーダンス・プロファイルの違いを示します。　220pFコンデンサを併用することで、数GHz帯域でも給電インピーダンスを低く維持できることが確認できます。

図-15　220 pFコンデンサ追加による給電インピーダンス改善効果

まとめ

線状の配線による電源配線が、電源品質にどう影響するか、電磁解析ツール、SONNET Lite ^TM とSpiceシミュレータ、PSpice® for TIを使って解析しました。
その結果、低域において、配線のインダクタンスとバイパス・コンデンサの共振に伴い電源品質が劣化する恐れがあり、電源配線を太く、短く、究極はプレーン配線を使用することでその危険を回避できることが分かりました。
また、100MHzを超える周波数帯域では、電源配線も伝送路として振舞い、伝送路反射伴う共振により電源品質が劣化する恐れがあることも分かりました。
この帯域では、自己共振周波数の高い小容量（200～ 1,000 pF）のコンデンサの併用が望ましいことが確認できました。

 

参考文献、資料

• 1)  https://www.ti.com/lit/ug/snla188/snla188.pdf　　2023, Nov.
• 2)  https://www.ritael.co.jp/archive/20060401a05/       2023, Nov.
• 3)  https://detail-infomation.com/pcb-parasitic-inductance/ 　2023, Nov.
• 4)  https://www.fbnews.jp/201910/mrsmith/　2023, Nov.

商標

SONNET Lite ^TM はSonnet Software Inc.の商標です。
PSpice® はCadence  Design System Inc.登録商標です。