[hisanori参加者]

横から失礼します。
私のところでも同様の問題が発生しており
>Flash Programmer2で書き込みを実施される.outファイルには、CCFG (Customer Configuration）領域のデータが含まれておりますでしょうか。
を確認したいのですが、CCSのどの設定を確認すればよろしいでしょうか？

[maida参加者]

データの設定はbit0までWriteを行い、Tcshも経過したタイミングという認識で合ってます。
また、CS Highの開始タイミングは頂いた画像の赤文字の通りでよろしいです。

[Nishie従業員]

maida様

ご連絡ありがとうございます。

1, 2, 3, 4において「データを設定」と記載されておりますが、

このデータの設定はbit0までWriteを行い、Tcshも経過したタイミングという認識でよろしいでしょうか。

また、CS Highの開始タイミングは以下の画像の赤文字の通りでよろしかったでしょうか。

以上、宜しくお願いいたします。

Nishie

[kenokn参加者]

umamitiさん

早速のご教示有難うございます。大変助かります。

“Available Software”ウィンドウ画面の”Details”で、”Show only the latest versions of available software” のチェックを外すことにより、v.4.2.1が表示されるようになりました。

しかし、インストールを実行しようとすると、添付の画面が表示されてしまい、インストールが失敗してしまいます。
恐れ入ります。引き続き、サポートいただけないでしょうか。

■添付ファイルの画面の下部に表示されるDeailsの内容（エラーメッセージ）
Cannot complete the install because one or more required items could not be found.
Software being installed: SysConfig Data Update for 9.3 1.0.1 (com.ti.ccstudio.sysconfigdataupdate.feature.group 1.0.1)
Missing requirement: SysConfig Data Update for 9.3 1.0.1 (com.ti.ccstudio.sysconfigdataupdate.feature.group 1.0.1) requires ‘org.eclipse.equinox.p2.iu; com.ti.ccstudio.sysconfig.feature.group [1.3.1030,1.3.1030]’ but it could not be found

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   CCS_install-Details.png
   

[maida参加者]

80nsで設定できているレジスタアドレスは下記のとおりです。
＃14023でご連絡しました初期設定後、下記のアクセスをしております。

1.アドレス0x14(or 0x15)に16bitのデータを設定
2.アドレス0x16(or 0x17)に16bitのデータを設定
3.アドレス0x18(or 0x19)に16bitのデータを設定
4.アドレス0x1A(or 0x1B)に16bitのデータを設定
5.LDACpinを20ns Low
1と2,2と3,3と4のSPIのアクセスのCS High時間の間隔を80nsに設定しております。

[umamiti従業員]

kenoknさん

ご投稿ありがとうございます。

”Available Software”のウィンドウ画面で、Detailsのチェックを以下の様にしていただけますでしょうか？

特に、”Show only the latest versions of available software”にチェックを入れている場合、v.4.2.xが表示されないかと思います。
上記の設定でも表示されない場合は、ご使用中のネットワーク環境を、一度変更していただけますでしょうか。(社内ネットワークなどに接続している場合、接続がうまく行かない可能性があります。)

以上、よろしくお願い致します。

コンパイラ（TI v4.2.1）のインストール方法について、ご存知の方がおられましたら教えてください。
Code Composer Studio(CCS)は「 Version: 9.3.0.00012 」を使用しております。
CCSのHelpタブより、”Install New Software”をクリックし、Work withを –All Available Sites–にして”4.2.1″で検索したのですが、見つかりませんでした。（”4.2″で検索すると TI v.4.2.7 は見つかるのですが…）
どうぞよろしくお願いいたします。

現在 計測アンプINA826のアプリケーションノート「SBAA277A」と類似した回路を設計しております。
(添付資料の回路※最初に投降した回路の画像は誤りです。)
断線時のオペアンプの過電圧保護としてこの資料にならいOPA320への電流の制限を行う予定です。

断線の場合、すぐに改善するわけではないので保護としては長時間保護が必要となりますが、この保護方法は瞬間的ではなく
長期的な保護が可能と考えてよいでしょうか?

またこの保護方法はOPA192でも同様に可能でしょうか?(OPA192で過電圧保護が可能であればオペアンプをOPA192に統一できるため)
OPA192のデータシートを確認したところ可能のように見えるのですがOPA320とOPA192のデータシートにて過電圧保護の項目
の記載内容がことなるためご回答をお願いします。

よろしくお願い致します。

• このトピックは4 年、 5 ヶ月前に  atsushi さんが編集しました。理由: 記載ミス
• このトピックは4 年、 5 ヶ月前に  atsushi さんが編集しました。理由: 記載ミス

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[maida参加者]

　　ご連絡しましたレジスタ設定に対し、すべてのレジスタ設定に2.4us以上の待ち時間が必要とのご回答に納得いかない点があり追加で質問します。
　
　データシートではCS hight時間は最小25nsとなっております。
　こちらの使用環境ではCS High時間は80nsで使用しておりますが、
初期設定時には一部出力電圧が反映されないと言った現象が100%発生するものの
通常動作のLDAC更新動作では事前にDACデータレジスタをCS High時間80nsで
アクセスしても現時点では100%出力電圧に反映されるため、CS High時間に2.4usが必要と言う訳では無く、
ご連絡しました初期設定時のレジスタ設定順番の中のどこかに『Sequential DAC update wait time』
2.4usに該当する時間が必要だと考えておりますが如何でしょうか？

なお、以下にデータシートの記載を抜粋すると
・DACデータレジスタに書き込まれたデータは、最初はDACバッファレジスタに格納されます。
・DACバッファレジスタからDACアクティブレジスタへのデータの転送は、即時発生する【非同期モード】、
　またはDACトリガー信号によって開始される【同期モード】構成ができます。
・DACアクティブレジスタが更新されると、DAC出力は新しい値に変更されます。
・どちらの更新モードでも、DAC出力の更新の間に1 µsの最小待機時間が必要です。

と記載されており、『Sequential DAC update wait time』の対象となる時間は
【Figure 47. DACx1408 DAC Block Diagram】のデータフローの内、
DACアクティブレジスタからDAC出力に対する更新が対象では無いかと
考えておりますが、如何でしょうか？

• この返信は4 年、 5 ヶ月前に  maida さんが編集しました。

[Nishie従業員]

maida様

ご回答が遅くなり申し訳ございません。

■synchronous modeとasynchronous modeのどちらのモードでも、CH1のデータ設定後にCH3のデータ設定を行うまで、CSを2.4us以上Highにする必要がございますでしょうか？

→どちらのmodeも2.4us以上、CSをHighにする必要がございます。

Asynchronous modeの場合、CH1設定後からCH3の設定を開始するまでの待ち時間（2.4us）は必要ですが、1つのCHに対するデータの反映に待ち時間はございません。

■以下のレジスタ設定の中で、CS High時間2.4usにWaitが必要なレジスタはどこになりますか？

→すべてのレジスタ設定に2.4us以上の待ち時間が必要となります。

■LDAC端子制御に同期したDAC出力更新の場合でもDACnレジスタのCS High時間2.4usは必要となるのでしょうか？

→LDACによる制御（Synchronous mode）を行った場合も、2.4us以上必要となります。

本デバイスにはStreaming modeがございまして、こちらを使用した場合、連続した8つのDAC CHのレジスタ更新を待ち時間なく行うことが可能です。

ただしCH1→CH2→CH3というように連続して更新を行いますので、CH1→CH3というような更新方法ができなくなってしまいます。

以上、宜しくお願いいたします。

Nishie

[QT従業員]

K2様

ご投稿いただきありがとうございます。

ご質問の件ですが、GUI(Sensing Tool)右上にある”Hide Graph Configuration”を開いていただき、

“New Data Sample Rate”の項目がどう設定されているかご確認いただけますでしょうか？

以上、ご確認の程宜しくお願い致します。

QT

FDC1004の評価基板の動作確認にSensing Solutions EVM GUI Toolを使用していますが、急に
データの表示、更新が非常に遅くなりました。
2,3か月前に使用したときはICのConfig設定を100S/sと設定すると10msec毎にデータ取得できましたが
今は2～3秒に1回の更新スピードです。
基板を変えても、PCを変えても症状は変わりませんでした。(tool V1.9.4)
TIのサイトに新しバージョンのtoolがあったので、インストールしてみましたが、それでも更新
スピードに変化はありませんでした。
toolを使用して評価を進めたいのですが、うまくデータが取れなくて困っています。
対処法についてご教示のほどよろしくお願いいたします。

[maida参加者]

　メーカーへの確認お手数をお掛けしますが宜しくお願いします。
　データ更新を早くしたいという認識で合っておりますが、
データ更新に必要なWaitがございましたら、教えて頂きたいと思っているところです。

[maida参加者]

・現在弊社では電源起動後の初期設定として以下の様にレジスタ設定を行っていますが、
　以下のレジスタ設定の中で、CS High時間2.4usにWaitが必要なレジスタはどこになりますか？

1.アドレス0x03に0x0A04 // device power-down mode解除
2.アドレス0x0Bに0xAAAA // OUT7-4 ±10V設定
3.アドレス0x0Cに0xAAAA // OUT3-0 ±10V設定
4.アドレス0x06に0x0FF0 // LDAC trigger (synchronous mode)
5.アドレス0x14に0x8000 // OUT0 0V
6.アドレス0x15に0x8000 // OUT1 0V
7.アドレス0x16に0x8000 // OUT2 0V
8.アドレス0x17に0x8000 // OUT3 0V
9.アドレス0x18に0x8000 // OUT4 0V
10.アドレス0x19に0x8000 // OUT5 0V
11.アドレス0x1Aに0x8000 // OUT6 0V
12.アドレス0x1Bに0x8000 // OUT7 0V
13.アドレス0x0Eに0x0010 // register LDAC
14.アドレス0x09に0xF00F // power-down mode解除

・上記初期設定後は、使用するDACnレジスタ(0x14～0x1B番地)のみ設定し
　LDAC端子制御にて同時に設定値を反映するような使用方法としております。
　この様なLDAC端子制御に同期したDAC出力更新の場合でもDACnレジスタの
　CS High時間2.4usは必要となるのでしょうか？

• この返信は4 年、 5 ヶ月前に  maida さんが編集しました。

[maida参加者]

　ご回答ありがとうございました。
　追加で質問です。
　SYNCCONFIG Register(Offset = 06h)でsynchronous modeとasynchronous modeを選択できますが、
synchronous modeとasynchronous modeのどちらのモードでも
CH1のデータ設定後にCH3のデータ設定を行うまで、CSを2.4us以上Highにする必要がございますでしょうか？