[maida参加者]

　ご回答ありがとうございました。
　念のため確認させてください。
　DAC81408でCH1→CH3→CH5→CH7の順にSPIでDATAを設定しようとしております。
　CH1のデータを設定した後にCH3のデータを設定するまでのCSをHighにする時間を、
tCSHIGHを参考に80nsにしようとしておりましたが、
Sequential DAC update wait timeより、CH1のデータを設定した後にCH3のデータを
設定するまでのCSをHighにする時間は2.4us以上必要でしょうか？

[Nishie従業員]

maida様

お問い合わせ頂きありがとうございます。

Sequential DAC update wait timeは、CH毎にデータ書き込みを行う際の待機時間になります。

つまり、あるCHのデータレジスタに書き込みを行ってから、他のCHのデータレジスタに書き込みを行う場合の待機時間になります。

一方でBroadcast DAC update wait timeは、Broadcast modeにてデータ書き込みを行う際の待機時間になります。

Broadcast Registerにより1つのデータをレジスタに書き込み、複数のDACからそのデータを出力し、新たにデータを書き込みしたい場合の待機時間になります。

以上、宜しくお願いいたします。

Nishie

　DAC81408のデータシートにされております
Sequential DAC update wait timeと、Broadcast DAC update wait timeは、
何の時間か教えて下さい。
　Data Registerにデータを設定してから、次にData Registerにデータを設定するまでの
必要なwait時間でしょうか？

[Ge従業員]

お問い合わせありがとうございます。

VIENNA_NON_LINEAR_VOLTAGE_LOOPはPowerSUITEベースのプロジェクトの場合変更ができません。

プロジェクトインポート時に、以下のnonpowerSUITEバージョンのプロジェクトをインポートいただくと、VIENNA_NON_LINEAR_VOLTAGE_LOOPを1に変更してご利用いただけます。

以上、よろしくお願いいたします。

CCSにおいて、”vienna_settings.h”内のVIENNA_NON_LINEAR_VOLTAGE_LOOPを0（無効）から1（有効）へ変更したいと考えています。
変更後、ファイルをセーブしてプロジェクトを再構築し、CPU（TMS320F28379D）へロードすれば、有効となっていると認識して良いでしょうか？
CCSを閉じた後、再起動させてVIENNA_NON_LINEAR_VOLTAGE_LOOPを再確認すると0（無効）に戻っているため、問合せさせて頂いた次第です。
また、始めからVIENNA_NON_LINEAR_VOLTAGE_LOOPを1（有効）に設定する方法があれば、ご教授頂きたくお願いします。
宜しくお願い致します。

[Polnaref従業員]

aikawa様

>> 単位はVの誤記ですね？
はい、縦軸の単位は誤記です。

>> グラフを確認すると、VBIAS=5V　VIH=2.1V, VIL=1.9Vとなりますが、認識あっていますでしょうか？
>> VBIA=2Vになると、VIH,VILがほぼ変わらないように見えます。
はい、Vbiasが小さくなりますとVIH-VIL間の電位差は小さくなります。
Vbias=5Vであっても、推奨動作条件ではVIH≦2.4V, VIL≧0.8Vとしており、実際に入力される電圧はスペックに対し十分な余裕を設けて頂きたく存じます。

御参考になれば幸で御座います。
今後とも宜しくお願い申し上げます。
Polnaref

[aikawa参加者]

ご連絡ありがとうございます。

縦軸の単位が(nA)となっていたので、関係の無いグラフと認識しておりました。
(単位はVの誤記ですね？)

グラフを確認すると、VBIAS=5V　VIH=2.1V, VIL=1.9Vとなりますが、認識あっていますでしょうか？
VBIA=2Vになると、VIH,VILがほぼ変わらないように見えます。

[Polnaref従業員]

aikawa様

お問い合わせ頂きましてありがとう御座います。
データシートのp6、「Figure 6. Logic-Level Threshold vs VBIAS」を御参照頂きたく存じます。

御参考になれば幸で御座います。
今後とも宜しくお願い申し上げます。
Polnaref

TI社製 TPS22860のVIH、VILについて教えて下さい。

データシートには、VBIAS=5Vの時のVIH,VILのスペックが記載されておりました。
VBIAS＝2.5Vで使用する場合、VIH,VILはどのように考えれば良いか、ご教授下さい。

[Nishie従業員]

kiatbe様

お問い合わせいただきありがとうございます。

回答としては以下になります。

１．AVDD>DVDDとなりますが、データシート上ではAVDDとDVDDの電圧依存について記述が有りませんでした。
年の為の確認なのですが、この様な使用でも問題無いでしょうか？

→はい、問題ございません。

また電源投入時のAVDDとDVDDの立ち上げの順序に関して、データシート, P22, POWER-UP SEQUENCEに「The power supplies may be sequenced in any order. 」と記載がございます。

補足と致しまして、データシートの絶対最大定格では以下のように規定されており、kiatbe様の使用条件ではICが破壊されることはないと考えます。

・AVDD to AVSS = -0.3 to +5.5 V　→　5.0V OK

・AVSS to DGND = -2.8 to +0.3 V　→　0V OK

・DVDD to DGND = -0.3 to +5.5 V　→　3.3V OK

更に以下のように推奨動作範囲内での使用条件となっておりますため、問題ございません。

・DVDD = 2.7(min) to 5.25(max) V → 3.3V OK

・AVSS = -2.6(min) to 0(max) V →　0V OK

・AVDD = AVSS + 4.75(min) to AVSS + 5.25(max) V →　AVSS=0V とした場合5.0V OK

・(VREF = VREFP – VREFN) = 4.096(typ) V　→　VREFN = 0Vとした場合VREFP = 4.096V OK

 

２．あと、DGNDとAVSS,REFNは分離し、ICの下あたりで接続すれば良いでしょうか？

→ご認識の通りで問題ございません。

アナログとデジタルのノイズ対策という面では、一点接続を推奨しております。

以上、宜しくお願いいたします。

Nishie

[umamiti従業員]

akinobu様

ご返信が遅くなり申し訳ございません。

メーカーに確認したところ、(4)の注釈に誤植があったとのことです。

(3)と(4)につきましては、それぞれ下記のように読んでいただければと思います、
(3) θJB = Junction-to-Board
(4) θJC = Junction-to-Case

以上、よろしくお願いいたします。

[Ge従業員]

ご連絡ありがとうございます。

それはデバッグモードでも同様でしょうか？

デバッグモードでも同様と考えます。

また、先程返信に少し補足をしますと、「FLASH書き換えプログラムはRAMにコピーする必要がある」と記載しましたが、FLASHを書き換えるのは、FLASH APIになりますので、こののライブラリ(F021_API_F2837xS_FPU32.lib)がRAMにコピーされていればFLASH書き換えが可能となります。

以上、よろしくお願いいたします。

 

[Ge従業員]

お問い合わせありがとうございます。

デバッグモードだと、イレースも成功し期待した動作をする。
通常モードだと、リセットがかかり、main関数に戻ってくる。

弊社でもデバッグモードと通常モード(Flash boot mode)でEraseを実行してみましたが、上記のような現象は再現できませんでした。

通常モードでEraseコマンドの発行時にリセットがかかるとのことですが、これはGPIOなど使って、Eraseコマンドまでは実行されていることを確認できているということでしょうか。

弊社でも同様の問題を再現可能なシンプルなテストプロジェクト等をお送りいただくことは可能でしょうか。
お送りいただければ、そちらのプロジェクトをベースに調査をさせていただきます。

以上、よろしくお願いいたします。

[Ge従業員]

エミュレータ―の CPU　Reset実行時には、CPUへのリセット信号は出力されていませんが、
どのようにして初期化しているのでしょうか？

エミュレータのCPU ResetはXRS リセットとは異なるものなので、XRSピンからリセット信号は出力されませんが、デバイスの内部ではハードウェアリセットとほぼ同等の動作となっております。
(エミュレータからのリセットは、XRSのリセットと異なり、PLLのレジスタなど一部のレジスタは初期化されません。)
このエミュレータからのリセットについては、テクニカルリファレンスマニュアルにはあまり情報が無いのですが、マニュアル内で”debugger reset”と検索すると、いくつか情報がでてきますのでご参考ください。

以上、よろしくお願いいたします。

デバッグモードでは動作するが、通常モード(FLASHブート)では動作しない状況です。
状況としては、下記になります。
LiveFirmwareアップデートに関した動作なのですが、FLASHイレースコマンドを発行するとリセットがかかる。
デバッグモードだと、イレースも成功し期待した動作をする。
通常モードだと、リセットがかかり、main関数に戻ってくる。

Watchdog　Resetが関係しているのかと思い、mainの先頭に
　WdRegs.SCSR.bit.WDOVERRIDE = 1;
　WdRegs.WDCR.bit.WDDIS = 1;
を記載しましたが、状況同じでした。

モードによる違いは、何かございますでしょうか？