[Polnaref従業員]

wdwune様

>>　ショート保護においてブランクアウト時間を無視できるということでしょうか？
はい、出力短絡又は磁気飽和時には問答無用で停止致します。

>> 右半面のゼロというのはどういうことでしょうか？
RHPZ(right half plane zero)で検索しますと多くの文献がHitします。
昇圧比が大きい(Vin低⇒Vout高orPout大)の時に制御が破綻する現象です。昇圧DC/DCでのみ現れます。
詳しくは下記URLを御参照ください。
http://www.ti.com/jp/lit/ds/symlink/lm2700.pdf
http://www.tij.co.jp/jp/lit/an/jaja461/jaja461.pdf

Polnaref

• この返信は5 年、 2 ヶ月前に  Polnaref さんが編集しました。理由: URL削除

[Polnaref従業員]

wdwune様

データシート「7.3.4 Short-Circuit Protection」に
＝＝＝＝
When the voltage across the sense resistor measured on the I SEN pin exceeds 343 mV, short circuit current limit protection gets activated.
A comparator inside the LM3478 reduces the switching frequency by a factor of 5 and maintains this condition until the short is removed.
In normal operation the sensed current will trigger the power MOSFET to turn off.
During the blanking interval the PWM comparator will not react to an over current so that this additional 343 mV current limit threshold is implemented to protect the device in a short circuit or severe overload condition.
＝＝＝＝
と記載されております通り、Isenピンの電圧が343mVになった際に、強制的に「過電流」と判定いたします。

>> 原因は何だと考えられるでしょうか？
右半平面のゼロかもしれません。
LとCoutを大きくし、fswを下げることで上記症状が緩和した場合、その可能性が大きいと思われます。

Polnaref

[wdwune参加者]

ご回答ありがとうございます。

そうした場合、添付波形(青色:Vgs/水色:Isen)のように異常発振している理由として
Isen端子電圧によるものではないと考えられるということになるのでしょうか？

個人的には、異常発振の発生タイミングにおいて電圧が Vsen + Vsl(typ.92mV)を超えているため
これが影響していると思っておりました。。。

これらを踏まえ、原因は何だと考えられるでしょうか？

以上、よろしくお願いします。

Attachments:

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[CBR従業員]

papiron様
いつもお世話になっております。富士エレクトロニクス＠Micronです。
連絡が遅れて申し訳ございません。
NANDはデバイスにより、ECCやページサイズが異なっており、このスペックを守らないと
正常動作できません。恐らくWindowsCE側のデバイスドライバをMicronのスペックに
修正して頂く必要がございます。

以上　お手数ですが宜しくお願い致します。

[Polnaref従業員]

wdwune様

データシートp11、Fig20に記載されております様に、FETターンオンから325nsec間は、電流検出抵抗の電圧は無視されます。
ターンオン直後のサージは珍しいものではなく、その対策の為です。

>> 間違っていた場合、最小ON時間とブランクアウト時間はは形状でも一致するはずでしょうか？
最小ON時間とブランクアウト時間はイコールとなります。

ご参考になれば幸で御座います。

Polnaref

[wdwune参加者]

すみません、1点確認なのですが
Vsl電圧(内部補償ランプ電圧) 以上のノイズが入ってきた際には
ブランクアウト時間を考えずICをリセットすると思っているのですが、間違っていますでしょうか？

間違っていた場合、最小ON時間とブランクアウト時間はは形状でも一致するはずでしょうか？

以上、よろしくお願いします。

[クライフ従業員]

yamazaki888様

投稿いただき、誠にありがとうございます。

IWR1443の評価ボード（IWR1443BOOST）ではオンボード上でアンテナが用意されており、
ユーザーズガイドにて評価ボード上のアンテナに関する特性等が記載されております。

P.12 2.6 Antenna http://www.ti.com/jp/lit/ug/swru518c/swru518c.pdf

特定の距離に対する対象検知はアンテナの特性に影響いたします。
そのため、評価ボードでご評価の後、アンテナ設計によってチューニングを行っていただく必要がございます。

また海外での使用については電波法に関わりますため、使用予定の仕向先の電波法をご確認いただく必要がございます。

以上、よろしくお願いいたします。
クライフ

[Polnaref従業員]

wdwune様

申し訳ありません。「容量」を「Cin」と勘違いしておりました。
>> 容量が低い場合添付波形のように、FETの起動時、停止時にIsen端子電圧が急峻な変動を起こします。
FETのDrainから流入する電流波形と、電流検出抵抗で観測される電流波形は、寄生容量及び寄生インダクタンスにより、完全に一致することは御座いません。コンデンサの増設によりそれら寄生成分が吸収されたものと思われます。

>> つまり、Isen端子容量を大きくしたことで、安定的な動作となったということでしょうか？
その御理解で結構です。
Lを上げることでも同様の結果となります。

>> Isen端子電圧に急峻な変化が起こらなくなります。
>> この改善は、動作の安定性によるものなのでしょうか？
寄生容量からの放電や寄生インダクタンスによるサージ成分を増設したコンデンサが吸収したためと思われます。

ご参考になれば幸で御座います。

Polnaref

[Polnaref従業員]

wdwune様

>> 電流検出のスロープに対し余裕ができたというのはどういうことでしょうか？
データシートp14に以下の記述が御座います。

「For more flexibility, slope compensation can be increased by adding one external resistor, R SL , in the I SEN ‘s path. Figure 23 shows the setup. The externally generated slope compensation is then added to the internal slope compensation of the LM3478. When using external slope compensation, the formula for S e becomes:

It is a good design practice to only add as much slope compensation as needed to avoid sub-harmonic oscillation. Additional slope compensation minimizes the influence of the sensed current in the control loop. With very large slope compensation the control loop characteristics are similar to a voltage mode regulator which compares the error voltage to a saw tooth waveform rather than the inductor current.」

LM3478はリリースが2000年と古く、応答速度はそれほど早くありません。そのため、スイッチング毎に急峻な電流の変化があった場合、帰還系において追従できず、正常な動作ができなくなる可能性が御座います。そのため実際の電流波形よりやや緩慢な電流波形に加工することで、安定的な動作にすることができます。

副作用と致しましては、応答性が悪くなるため、出力電流の急峻な変化が発生した場合、出力電圧が振られ、収束するまで時間を要します。過電流発生からTripまでの時間が伸びます。

>> 容量が低い場合添付波形のように、FETの起動時、停止時にIsen端子電圧が急峻な変動を起こします。
Vinそのものが低下しているのではないでしょうか？
御確認頂きたく存じます。

ご参考になれば幸で御座います。

Polnaref

[Polnaref従業員]

wdwune様

>> ちなみに、 156mVというのは デューティー変動の変化が小さくなる領域になる際の
>> Isen 端子電圧という認識であっているのでしょうか？
fsw=400kHzにおいて、DutyとVsenseが線形な特性示す領域の、Vsenseの最大値です。
添付図赤丸部分とお考え下さい。

>> 立ち下がりの際に発生しているノイズの原因は何だと考えられるでしょうか？
FETには寄生容量（Ciss,Coss,Crss）があり、Ciss,Coss,はFET_ON時にD→S方向へ放電されます。
放電された電流を電流検出抵抗が拾ってしまっているものと思われます。

Polnaref

Attachments:

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   Fig30.png
   

[wdwune参加者]

電流検出のスロープに対し余裕ができたというのはどういうことでしょうか？

また、容量が低い場合添付波形のように、FETの起動時、停止時にIsen端子電圧が急峻な変動を起こします。
これはどういったことによるものなのでしょうか？
(青色:Vgs / 水色:Isen端子電圧)

ご回答いただけたらと思います。

以上、よろしくお願いします。

Attachments:

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   tek00049.png
   

[Polnaref従業員]

wdwune様

電流スロープ補償が足りていないものと思われます。

>> Isen端子の容量 Csn=0.01uF 大きくすると改善がみられる状況です。
Cを追加することで電流検出の経路にLPFが構成され、電流検出のスロープに対し余裕ができたものと考えます。
応答は遅くなりますが、帰還系としましては安定方向に向かったものと思われます。
確認手段としてはボード線図の測定が有効と存じます。

>> Csnの容量0.047uFを使用しようと思っているのですが、問題はありませんでしょうか？
ICと致しましては、問題御座いません。

ご参考になれば幸で御座います。

Polnaref

[wdwune参加者]

ご回答ありがとうございます。

データシートのご指摘箇所を参考にしたところ、
正常動作として確認が取れました。

ちなみに、 156mVというのは デューティー変動の変化が小さくなる領域になる際の
Isen 端子電圧という認識であっているのでしょうか？

以上、よろしくお願いします。

[Polnaref従業員]

wdwune様

お問い合わせ頂きましてありがとう御座います。
御推察の通り過電流が働いているものと思われます。

>> しかし、Vsen閾値はtyp.156mV に対し添付波形は、ノイズのみ閾値を超え、
>> リニア的に増加している部分に関しては100mV程度となっています。
過電流の閾値は固定ではなくDutyにより変化致します。
データシートp20「8.2.1.2.4 Setting the Current Limit」を御参照頂きたく存じます。

ご参考になれば幸で御座います。

Polnaref

• この返信は5 年、 3 ヶ月前に  Polnaref さんが編集しました。

[Polnaref従業員]

aikawa様

御問合せ頂きましてありがとう御座います。
5usというのは10%⇔90%での時間でしょうか？
入力が出力に反映されるまでの遅延時間をPropagation delay time(伝搬遅延時間)と表記いたします。
Propagation delay timeは電源電圧に依存しており、電源電圧が高いほど遅延は小さくなります。
詳細についてはデータシートのp8～p10を御参照ください。

ご参考になれば幸で御座います。

Polnaref

• この返信は5 年、 3 ヶ月前に  Polnaref さんが編集しました。