[Undertale従業員]

kk5533様

波形をご送付下さりありがとうございます。
こちら確認させていただきます。

・測定に関しまして
オシロスコープでの測定に関しましてご返信下さりありがとうございます。
念のため、プローブで測定する際の注意点につて以下にご連絡致します。
”VREF、DCM端子に関しまして、配線を出すことによりGNDバウンスやノイズ入るリスクが考えられます。
　制御信号にかかわる部分なため、配線長や異なるGNDを基準としていただくなど波形状態を
　チェック頂きつつ動作確認頂ければ幸いでございます。”

・シーケンスに関しまして
入力DC375VとVBIAS電圧(12V)を同時に印加と追加でご連絡いただいておりますが。
推奨シーケンスはDC375Vを印可後、VBIASを印可いただく順序となります。
また、BIAS1と2は同じ電源を用い、印可いただく事が推奨となります。
BIAS電源はICの制御用電源となりVBIASが印可された時点でスタートアップシーケンスを実行することが
上記の背景となります。
”In all cases the suggestion is to apply the 390V until stabilized initially, and then apply the Vbias for the power up.If you can have Vbias and Vbias2 grounds connected, and have a safe setup for the user.
Using the same bias supply for Vbias and Vbias2 so they start at the same time is preferred.
Apply 390V first, Vbias second (if bias supplies are shared with the same DC supply. Vbias is the supply for the control IC.
It is important to have this applied after the 390V input applied since the controller will execute the soft start sequence when Vbias is applied.”

また追加で確認させていただきたく、
下記内容についてご確認、ご教授いただけないでしょうか。

確認を進めさせていただいたところ、EVMに実装されている部品が
EVMのバージョンにより異なることがわかりました。
U4部分に実装されておりますICは型名をご教授いただけないでしょうか。
お手数をお掛けしますがよろしくお願い致します。

Undertale

[KJ従業員]

akinobu様

はい、ご認識の通り、各アナログ入力ピンには保護ダイオードが内蔵されております。
絶対最大定格に「Analog inputs to AGND -0.3 to AVDD + 0.3V」と記載あります。
ダイオード順方向電圧を超えない範囲でご使用頂きますようお願いします。

宜しくお願い致します。
KJ

[KJ従業員]

akinobu様

ご質問頂いております件、以下回答致します。
英語版データシートの同一箇所、Table8(表8)は差動入力範囲ということが
注文に記載がございます。

http://www.ti.com/lit/ds/symlink/ads1256.pdf

(1) The input voltage (VIN) is the difference between the positive and
negative inputs. Make sure neither input violates the absolute
input voltage with respect to ground, as listed in the Electrical
Characteristics.

シングルエンドでは絶対最大定格を逸脱しない範囲でご使用ください。

以上、宜しくお願い致します。
KJ

ADS1254に入力する電圧がCH+＞CH-の場合には安定した値が出力されるのですが、CH+<CH-となった場合に出力される値が不安定になります。
Vref=2.5V、CH-=2.5V固定、CH+=3.5～0V の入力にて、上記状況を確認しています。
接続回路や値の読み取りなどについて、注意すべき点や確認すべき点をご教授ください。

• このトピックは EJSRが5 年、 8 ヶ月前に変更しました。
• このトピックは EJSRが5 年、 8 ヶ月前に変更しました。

[astro383参加者]

ご回答有難うございました。頂きましたツールの活用 および 結果例を参考として 設計を進めさせていただきます。

データーシートの表8を見ますと、REF電源=+2.5VでPGA GAin=2にした場合。
入力電圧=±2.5V入れられる用に記載がありますがシングル入力で±2.5V入力可能なのでしょうか？

Attachments:

1. 

   37e031ba2b211a736ac6726aa1344f23.png
   

[Kawai従業員]

大変お待たせ致しました。

確認の結果、ClockDesignToolというツールを使用することで、
シミュレーションすることが可能とのことです。
（Toolが多岐に渡りご迷惑をおかけします）

http://www.ti.com/tool/CLOCKDESIGNTOOL

以下、27MHz IN → 27MHz OUTのシミュレーション結果を
貼り付けますので、ご参考ください。
（初段PLLの外付けVCXOは27MHz設計です）

以下の結果では+5dB弱＠1000ps Delayでした。

尚、補足ですが、Reference Clock、及び、外付けVCXOの
位相ノイズ情報を入力しておりませんので、
位相ノイズ特性としては理想的なものが表示されています。
シミュレーションされる際は、それぞれご入力頂けます様お願い致します。

①Delay Bypassed

② 500ps Delay

③1000ps Delay

以上、よろしくお願い致します。

 

• この返信は5 年、 8 ヶ月前に  Kawai さんが編集しました。

[kk5533参加者]

Undertale様

コメントありがとうございます。
2019年8月30日 4:24 PMに投稿した内容では、負荷が無負荷の状態でも
VBIAS2に12Vを印加した瞬間に評価ボードの入力ヒューズが溶断してしまいました。
（前日に同じ動作をした時は、評価ボードの出力は12Vが発生していることを確認済みです。）

負荷がほぼ無負荷の状態ですのでDC375Vに重畳するノイズは小さいと判断しております。
追加で投稿させていただきました内容についてコメントをお待ちしております。

kk5533

[Kato従業員]

tmkshkr 様

データシートに記載されております通り、SN74LV1T34は5Vトレラントを持つ製品ですので、
VCCに電源電圧が印加されていない場合でも入力端子に5.5Vの電圧を印加することが可能です。

Kato

データシートを拝見すると、
電気定格の箇所で、推奨仕様動作条件の箇所で、
VI=0V～5.5V
となっておりますが、
これは
VCC端子に電源電圧を供給しない時も、
入力端子に5.5Vまで印加しても良いということでしょうか。
それとも、
VCC端子に電圧を印加する前には入力ポートには電圧を印加してはいけないのでしょうか。
以上、御多用中とは存じますが、御回答頂けないでしょうか。

担当者様に直接、問合せをしていまおりFAEに展開されているかと思いますが再度、投稿しました。

ADS1256について下記①～③について確認させて下さい。

①温度ドリフトについて
温度ドリフトをデーターシートで確認したい場合、関係してる箇所は
オフセットドリフトとゲインドリフトでよろしいでしょうか？

②安定度について
安定度も同様、データシート上で確認したいのですが、
そういった場合、データーシートの12頁目の表1、表4が
関係してると考えでよろしいでしょうか？
また、3頁目の電気的特性で関係してる箇所はないでしょうか？

③デジタルフィルタ
ADCProでADS1256EVMを動かした場合、デジタルフィルタはどうなってるのでしょうか？

[Undertale従業員]

kk5533

本件各種ご確認下さりありがとうございます。
出力電流の仕様としては50Aの認識で正しい(アプリケーションノートの表記通り)事を
確認致しました。
追加にてご確認並びにご質問いただいた内容について確認を取らせていただきます。
また、出力電流仕様確認時、下記内容についてコメントがございました。
念のためご確認頂ければ幸いです。

コメント：
PFCを介して本EVMへDC375Vを供給いただいているとお伺いしておりますが、
こちらDC電圧にノイズ等は入っておりませんでしょうか。
またもし動作上でノイズ等が懸念される場合、
お手数をお掛けし申し訳ございませんが、
評価ボード上のR10, R11, R16, R17部分に
0.022uF程度のコンデンサを追加いただき動作確認いただけないでしょうか。

(原文)
We are adding 0.022uF capacitors across the primary MOSFET gate to source resistors, R10, R11, R16 and R17 which has been confirmed with the assembly contractor.

Undertale

[QT従業員]

aoki様

HBからHSへの電流経路ですが、

単純にドライバ回路とレベルシフタ回路の消費電流として電流が流れる様です。

データシートの項目 IQBSをご参照ください。

以上、何卒宜しくお願い致します。

QT

• この返信は5 年、 8 ヶ月前に  QT さんが編集しました。

お世話になります。データシート(SNAS489K –MARCH 2011–REVISED DECEMBER 2014) の記載に関して ご教⽰ください。
P65 8.6.3.2.2 CLKoutX_Y_ADLY
These registers control the analog delay of the clock group CLKoutX_Y. Adding analog delay to the output will
increase the noise floor of the output.
上記に noise floor が増加すると記載があります。相対値で構いませんので情報を頂けますでしょうか。
PLL2の fvcoを使い遅延させる事から PLL2の特性に関係するのではと予想しております。

66K2H12のNANDブートについて質問がございます。

ONFI対応のNAND FLASH（MT29F4G08）にU-BOOTを書き込み、
NAND ブート（ARM Master）を行いましたが、U-BOOTが立ち上がりませんでした。
MT29F4G08は8bit幅のNAND Flashです。

そこで質問があります。
Boot Configuration Pins以外に必要な設定がありますでしょうか？
また他に考えられそうな原因がありますでしょうか？

【 確認したこと 】
・U-BOOTをNAND Flashに書き込む際、VerifyはOKとなっています。
・DEVSTATレジスタのBOOTMODEを確認すると、
　Boot Configuration Pinsの設定が正しく反映できています。
・NAND Boot Parameter Tableを確認すると、
　GeometryをDeviceに問い合わせる設定となっています。
・RESET_STATレジスタのGR(Global Reset)を確認すると、発生（1）になっていますが
　BOOTCOMPLETEレジスタは0のままでBootが完了できていません。
　※ RESET_STATはClearできるのでリセットは解除できています。
・また、U-BOOTが展開されるはずの0x0C00 1000の内容を確認すると、
　U-BOOTが展開できていません。