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毎度お世話になります。
早速ですが、LAN-PHY 「DP83822IRHBR」の
データシートP.11「7.6 Timing Requirements, Power-Up Timing」に関してご教示を戴きたく
http://www.ti.com/lit/ds/symlink/dp83822h.pdf「T2 Post power-up stabilization time prior to MDC preamble for register accesses 」ですが、
リセット解除から200ms以内にMDCのアクセスが必要との認識で良いでしょうか。また、ハードウェア構成のラッチ時間「T3 Hardware configuration latch-in time for power up」
がtyp 200msとなっているため、T2はT3よりも後になるようにする必要があると考えておりましたが間違いでしょうか。以上どうぞ、よろしくお願いいたします。
Osugi様
ご投稿ありがとうございます。
以下のレジスタ設定でモード切替可能です。SW Strap Control register 1 (SWSCR1) BIT12:11
宜しくお願い致します。
KJ返信先: LMK03328の仕様確認3
ご回答有難うございます。
認識の確認と追加質問がありますので よろしくお願いいたします。(1の御回答)
crystal input と clean external reference inputで入力する電気的特性が異なるために差は生じるかと思います。
また差動入力の場合は、 VID,DIFF,PP,VICMを満たす必要がございます。LVCMOS場合VIH,VILを満たす必要がございます。->2種inputの場合で電気的特性に起因した差が生じ、各input仕様を満たす必要がある旨承知しました。
『less than 0.2-ps … in integer PLL mode』、『less than 0.35-ps … in fractional PLL mode』といった
性能は、clean external reference inputを使用しても実現できるという認識で正しいでしょうか。
crystalを使用すると下記の様な利点があると読み取れたため確認となります。
————————————————————————————————————
10.3 Feature Description
When the PLLs operate with the crystal as their reference, the output frequencies can be margined based on
changing the on-chip capacitor loading on each leg of the crystal.
————————————————————————————————————(2の御回答)
周波数可変幅になります。可変幅をここでは言っております。
->lowが周波数可変幅が狭く、highが周波数可変幅が広い という認識で正しいでしょうか。(5の御回答)
Table 4.にレジスタ設定の記載がございます。ご確認下さい。レジスタ表記については10.3.2.3 Register File Reference Conventionを参照下さい。
->Table 4. Input Buffer Configuration Matrix on Primary and/or Secondary Reference では レジスタ(R29とR50)の
設定と入力信号型式について記載があり、on-chip load capacitance に関連する記載として解釈ができず(記載がない様に思え)
、他ページに説明があると推測して ご確認させていただきました。いかがでしょうか。R29(datasheet P95) ：Signal Detector Bypass、Differential Termination、AC Coupling Mode に関する選択
R50(datasheet P105) ：Single-ended or Differential or Crystal Input からの選択、PLL1,2の入力Clockの選択(追加質問)データシートの記載 P30 (10.3.1 Device Block-Level Description)
The PLLs are powered by on-chip low dropout (LDO), linear voltage regulators and the regulated supply network is partitioned such that the sensitive analog supplies are running from separate LDOs than the digital supplies which use their own LDO.
->このLDOは「datasheet P48 Figure 62. Structure of AC-LVDS, AC-CML, and AC-LVPECL Output Stage」にある LDOと
記載のブロックに該当して、(レジスタ設定等で有効とする必要はなく)無条件で使われるもの という認識で正しいでしょうか。
ちなみにですが、入力端子(primary(6pin,7pin)とsecondary(10pin,11pin)) の どちらを使っても 同等の電源品質(ノイズ等)
となるものでしょうか。返信先: LMK03328の仕様確認3
astro383様
ご投稿ありがとうございます。
頂きましたご質問の回答となります。
ご確認をお願い致します。(1)データシートの記載 P29 (10.1 Overview)
The LMK03328 generates eight outputs with less than 0.2-ps rms maximum random jitter in integer PLL mode and less than 0.35-ps rms maximum random jitter in fractional PLL mode with a crystal input or a clean external reference input.
crystal input と clean external reference inputを使う場合で 特性に差は生じるものでしょうか。
(回答)
crystal input と clean external reference inputで入力する電気的特性が異なるために差は生じるかと思います。
また差動入力の場合は、 VID,DIFF,PP,VICMを満たす必要がございます。LVCMOS場合VIH,VILを満たす必要がございます。(2)データシートの記載 P40 (10.4.3 Crystal Input Interface (SEC_REF)) The recommended oscillation mode of
operation for the input crystal is fundamental mode and the recommended type of circuit for the crystal
is parallel resonance with low or high pullability.
素人質問となり恐縮ですが、low or high pullability の意味合いに関して もう少し詳細にご教示ください。
(部品仕様のどの部分でlowとhighを判断するのかなど。)
(回答)
周波数可変幅になります。可変幅をここでは言っております。(3)データシートの記載 P41(1) (10.4.3 Crystal Input Interface (SEC_REF)) The programmable capacitors on LMK03328 can be tuned from 14 pF to 24 pF in steps of 14 fF using either an analog voltage on GPIO5 in soft pin mode or through I2C in soft pin or hard pin mode.
soft pin mode と hard pin mode で同等のチューニングが可能なものでしょうか。
(回答)
こちらはsoft pin modeのみとなります。(4)データシートの記載 P41(2) (10.4.3 Crystal Input Interface (SEC_REF)) The GPIO5 pin is now configured as an 8-level input with a full scale range of 0 V to 1.8 V, and every 200 mV corresponds to a frequency change according to Equation 4.
(3)と関連しますが、hard pin modeでは ここに記載の範囲でのチューニングとなりますでしょうか。
(回答)
HW_SW_CTRL=0(Soft pin mode)の際にGPIO5ピンに抵抗をGND間に設置することで設定できます。p.16の8.22を参照下さい。(5)データシートの記載 P41(3) (10.4.3 Crystal Input Interface (SEC_REF))
GPIO4 pin should be tied to VDD and GPIO5 pin should be floating when device is operating in soft pin mode. Table 4 shows the binary code for on-chip load capacitance on each leg of crystal.
Table 4で on-chip load capacitanceのための binary codeを示す。とありますが、記載の内容には該当する部分が無いように見えます。ご教示いただけますでしょうか。
(回答)
Table 4.にレジスタ設定の記載がございます。ご確認下さい。レジスタ表記については10.3.2.3 Register File Reference Conventionを参照下さい。以上、よろしくお願い致します。
4ug
kkk様
お問い合わせありがとうございます。
カレンダーモードの場合、プリスケーラカウンタ(RT0PS/RT1PS)は、1秒をカウントするように自動的に設定され、このタイミングでRTC時刻が更新されます。
一方、62.5msのプリスケーラタイマー１割り込み(RT1PSIFG)による１回目の割り込みは、31.25msで発生しますため、RTC時刻レジスタの更新よりも、RT1PSIFGによる1秒周期の割り込みは、31.25ms早く発生することになります。なお、RTC時刻レジスタの更新はKeepoutロジックにより、レジスタのリードタイミングに制限がありますのでご注意ください。詳細につきましては、下記ドキュメントをご参照ください。
・MSP430x5xx and MSP430x6xx Family User’s Guide
[22.2.2.3 Reading or Writing Real-Time Clock Registers in Calendar Mode](p569)
http://www.tij.co.jp/jp/lit/ug/slau208q/slau208q.pdf以上、宜しくお願い致します。
H.U返信先: TM320F28027について
Action Qualifier Submodule でカウンタの一致イベントからPWM信号の論理を制御するのですが、このイベントが同時に発生した場合の優先順位がテクニカルリファレンスマニュアル（SPRUI09）の「3.2.4.3 Action-Qualifier Event Priority」に記載されております。
CMPAを0として、PWM出力をさせないということは、CTR=ZEROイベントでHigh出力して、CMPA一致イベントでLow出力するような動作を検討いただいていると思います。ここでCMPB一致イベントでHigh出力設定をしていると、CMPA=CMPB=0としても、優先度からCMPB一致イベントの出力が行われ、PWMがHighとなります。
AQCSFRCレジスタの説明につきましては、テクニカルリファレンスマニュアルの p.308
Figure 3-91. Action-Qualifier Continuous Software Force Register (AQCSFRC)
Table 3-40. Action-qualifier Continuous Software Force Register (AQCSFRC) Field Descriptionsに記載されておりますのでご確認ください。
ご確認のほど、よろしくお願いいたします。
トピック: LMH1983のPLL3使用に際して
お世話になっております。
タイトルにも記載しておりますが、データシート上に記載されているLMH1983のPLL3の出力を安定して使用する際に設定をする
レジスタの設定に関してご教授願います。現在TiのHP上で確認できるデータシートのレビジョンは英語版がRev.I、参考用の日本語版がRev.Gとなっておりますが、
PLL3に対するレジスタ設定に関してRev.Iでは下記の様に0x13｢5:4｣に”10″bの値を書き込みAlways Align Modeで使用する事で
正常に起動しなかった場合でもPLL3の出力が正常に出力する様になると記載されていた為保険の意味も込めてその様に設定を行った所、10 MHz Hsyncモードで使用した際にPLL3のロックが一定周期で瞬間的に外れる様になりました。
※添付にNO_LOCK端子の信号をレベル変換ICにて2.5Vに変換した後の測定結果を添付いたします。直接端子から出ている波形も同様の結果になっていることは確認していますが、安定して測定できる回路構成になっていない為レベル変換ICを経由した後の波形を添付致します。“8.3.11.1 TOF3 Initialization Set Up
Under some circumstances, it is possible for an LMH1983 to power up in an anomalous state in which the output of PLL3 exhibits a large amount of cycle-to-cycle jitter.
A simple register write after power up will prevent the device from remaining in this state.
Writing to Register 0x13[5:4] = 10’b to force Always Align Mode ensures that the device will not exhibit poor duty cycle performance on CLKout3.”そこで、上記に記載されている設定は不具合が確認された時のみ実効する設定であるのか、私が実施しようとした様に保険の意味でも実施すべき設定であるのかご教授いただきたく存じます。
また参考用の日本語版では同様の対処方法に関して別なレジスタ(0x09)を使用してPLL3の出力を一度ディセーブルにしてから再度イネーブルにする方法が記載されていますが、こちらはRev.Iの内容に修正される前の情報という認識で間違いないでしょうか？
こちらに関しましても合わせてご教授いただきたく存じます。現在確認した内容としては、10MHz HSyncモード以外にも27MHz HSyncモードと代表的なビデオ用同期信号で確認を行いそちらは
設定後でも問題なくロックステータスが安定していることを確認致しました。発生状況に関しては評価ボードが現在手元になく弊社試作基盤2枚でのみの確認にはなりますが、レジスタを設定する事で100％再現しており、該当レジスタを初期値に設定する事で10MHz HSyncモードでもロックステータスが安定する様になることも確認しております。
仕様上10MHz SyncモードおよびPLL3からの148.35MHz出力を使用する必要がある為何卒ご対応の程宜しくお願い致します。
Attachments:
返信先: 電源印加による駆動不能
ten様
リセットIC未実装、推奨回路通り（コンデンサ1nF）とのこと承知いたしました。
推奨回路のVccはJTAG接続、スタンドアロンどちらも外部電源からの供給（推奨回路 J1のみの接続）となっておりますでしょうか。念のため、ご確認をお願いいたします。
その他でJTAG回路により、スタンドアロンでは動作しないといった症状は弊社では伺っておりません。追加で恐縮ですが、次の2点について可能でしたら、調査いただければと思います。
1. MSP430FR6877のソケットボードとして、MSP-TS430PZ100Dがございます。
こちらをお持ちでしたら、こちらのボード上でten様の作成プログラムを書き込み、動作するかご確認いただければと思います。2. ten様のボードにて、GPIOをトグルしたサンプルプログラムで動作できるかご確認いただけますでしょうか。
以下のURLよりサンプルプログラムをご確認いただけます。
http://dev.ti.com/tirex/#/Device/MSP430FR6877/?link=Software%2FMSP430Ware%2FDevices%2FMSP430FR6877%2FPeripheral%20Examples%2FRegister%20Level%2Fmsp430fr69xx_p1_01.c
※ピンは空いている箇所に変更頂いて構いません。クロックが外部端子より出力できていることから、プログラムの書き込みはできているものと思われますが、サンプルプログラムでも駆動不能となるかご確認を頂きたく思います。
以上、よろしくお願いいたします。
Cruijff返信先: EINT処理によるソフトウェアリセット
お問い合わせありがとうございます。
リセット要因については、SYSRSTIVレジスタ(ユーザーズガイド82page)で確認することができます。
MSP430FR58xx, MSP430FR59xx, and MSP430FR6xx Family User’s Guide
http://www.tij.co.jp/jp/lit/ug/slau367o/slau367o.pdf
1.16.9 SYSRSTIV Registerこのレジスタで読み取った値から、何がリセット要因なのかを確認するには、
以下のデータシートの72pageの表をご確認ください。MSP430FR687x(1) ミクスト・シグナル・マイクロコントローラ データシート (Rev. C 翻訳版)
http://www.tij.co.jp/jp/lit/ds/symlink/msp430fr6877.pdf
表 6-10. System Module Interrupt Vector Registers以上、よろしくお願いいたします。
返信先: 電源印加による駆動不能
ten様
MCLKを12MHzとして使用する場合、データシートP.20 5.3 Recommended Operating Conditionsより
fsystem (with FRAM wait state)の通り、NWAITSx = 1と設定する必要がございます。
お客様のソフトウェアにてそのように設定されているかご確認いただけますでしょうか。
下記サンプルプログラムは内部DCOでの設定になりますが、16MHz設定する際、NWAITSx = 1と設定されており、ご参考いただけるものと存じます。MSP430Ware – msp430fr69xx_cs_02.c
その他については恐れ入りますが、現時点の情報では原因特定は難しく、
いくつか切り分けが必要であると考えております。
そこで、以下についてご確認をいただけますでしょうか。1. ツールを外しての電源供給はDVCC何Vでしょうか。
2. 安定化電源による電源供給でも、こちらの現象は発生しますでしょうか。3. LPMは使用されておりますでしょうか。使用されている場合、その種類をお教えください。
4. I2Cのプルアップ抵抗は外付けで用意されておりますでしょうか。お手数ですが、ご確認のほどよろしくお願いいたします。
Cruijff返信先: GPIO割込みについて
お問い合わせありがとうございます。
IRQのイネーブル/ディスエーブルが、割り込みの許可/非許可になります。
IRQのイネーブル/ディスエーブルは、ARMの CPSRレジスタのIビットで制御可能となります。
CPSRレジスタについては、以下のARMのドキュメントをご参照ください。Cortex™-A8 Revision: r3p2 Technical Reference Manual
http://infocenter.arm.com/help/topic/com.arm.doc.ddi0344k/DDI0344K_cortex_a8_r3p2_trm.pdf
2.14 The program status registers以上、よろしくお願いいたします。
返信先: I2Cの送信完了、受信完了
お使いのサンプルコードでは、ARDYINT（Register-access ready condition）を有効にしており、ARDYINTはNACINTよりも優先度が高いため、ARDYINTがNACKINTに先立ち検出されます。
ARDYINTの処理ではNACKの受信判定を行っており、NACK受信時にはNACKINTフラグをクリアするとともにSTOP conditionを送信するように処理されております。
ここでNACINTフラグがクリアされるため、割り込みハンドラでI2CISRCを読み出しても、’2’が読み出せることはございません。
NACK受信を上位アプリで検出したい場合は、この割り込みハンドラのNACK検出時に何らかの変数・フラグへNACK検出状態をセットして上位アプリで参照するなど、ソフトウェアの追加をお願いいたします。返信先: システムクロックについて
上記の設定例は
10MHzの水晶振動子を用いて
システムPLL出力として400MHzのクロックを生成した例で
宜しいでしょうか？
この後、2分周してシステムクロックとして200MHzとしている
との理解で宜しいでしょうか？ご認識の通り、システムPLLで10MHzを40倍して400MHzを生成し、2分周することで200MHzのシステムクロックとしています。
また、imult・fmult・PLLSYSCLKDIVの設定値の範囲の制限は
ございませんでしょうか？システムPLLの出力周波数には最大値が定義されています。値につきましては、データシート（JAJSEZ6F）の5.9.3.2.2 Internal Clock Frequenciesに記載されておりますのでご確認ください。
TMS320F28377Sでは、PLL出力周波数（f(PLLRAWCLK)）は、最大400MHzとなります。
imult/fmult/PLLSYSCLKDIVの値ですが、そのままレジスタに反映される値となっており、それぞれTRMに定義されております。
imult : 2.15.10.6 SYSPLLMULT Register IMULTビット（0 – 127）
fmult : 2.15.10.6 SYSPLLMULT Register FMULTビット
00: Fractional Multiplier = 0
01: Fractional Multiplier = 0.25
10: Fractional Multiplier = 0.5
11: Fractional Multiplier = 0.75
PLLSYSCLKDIV：2.15.10.11 SYSCLKDIVSEL Register PLLSYSCLKDIVビット
1分周（設定値0）から126分周（設定値0x3F）まで設定可能生成される各クロックが許容値範囲内に収まっていれば、
良いと考えたら宜しいのでしょうか？はい、ご認識のとおりです。
2035様
お問い合わせいただきありがとうございます。
Settling Timeは、Single Shot Modeを使用した場合、STARTピンをONする毎に発生します。
データシートP.37 9.4.6 Single-Shot Modeの記載及びFigure 44.を確認いただけますでしょうか。Single-Shot Modeは、STARTピンをHにするかSTARTコマンドの送付で一回変換が行われ、完了するとDRDYがLになり変換がストップします。
新しい変換を行うためにはSTARTピンをLにして再びHにします。
Figure 44.よりSTARTピンをHにすると再びtsettleが発生しています。（データシートP.37 9.4.6 Single-Shot Modeより抜粋）
Single-shot mode is enabled by setting the SINGLE_SHOT bit in the CONFIG4 register to ‘1’. In single-shot
mode, the ADS1299-x performs a single conversion when the START pin is taken high or when the START
command is sent. As shown in Figure 44, when a conversion is complete, DRDY goes low and further
conversions are stopped. Regardless of whether the conversion data are read or not, DRDY remains low. To
begin a new conversion, take the START pin low and then back high, or send the START command again. When
switching from Continuous Conversion mode to Single-Shot mode, bring the START signal low and back high or
send a STOP command followed by a START command.以上、よろしくお願い申し上げます。
FI43101
返信先: クロックの設定について
dengensekkeiGT様
お問い合わせいただき、ありがとうございます。
下記に回答差し上げます。FLLはMSP430内部オシレータ(DCO)の発振を安定させるための機能になります。
基準クロック(typ 32768Hz)をFLLのリファレンスにすることで、DCO周波数を基準クロックと同等の精度で発振させることができます。今回のように外部振動子8MHzを入力してMCLK、SMCLKへ直接供給するする場合は、内部のDCOは発振する必要がありませんので、FLLも不要になります。
ユーザーズガイドのブロック図で次のような経路での設定になりますので、ご参考ください。
またデータシートP.30より、fHFXT = 8MHzとする場合は、
レジスタビットXT1HFFREQ = 10に設定する必要がございますので、ご確認ください。外部振動子4MHzをクロックソースとしたサンプルコードもレジスタレベルでございますので、合わせてご参考ください。
よろしくお願いいたします。
Cruijff
