フォーラムへの返信
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HIGA様
ご投稿ありががとうございます。
ご連絡頂きました内容に回答致します。
ご確認下さい。DS90UB913、DS90UB914及びDS90UB936は、内部にPORが内蔵されているかと思いますので
電源起動時に0X01のDigital Reset等のリセットを行う必要はございません。
電源シーケンスを通りに起動をして頂きますようにお願い致します。以上、よろしくお願い致します。
HIGA様
大変申し訳ございません。TSB43AB22もエラッタで保護されていることを確認しました。
また、ノードAがロックアップした場合ですが、ご認識で合っております。
ノードAがロックアップする場合は応答しません。この状態は稀な状態であります。以上、よろしくお願い致します。
HIGA様
ご投稿ありがとうございます。
下記にご質問頂きました内容に回答致します。
ご確認下さい。エラッタは、問題のノード(ここでAとさせて頂きます)が別のノード(ここでBとさせて頂きます)
からデータを受信し、ノードBのプラグが外れる、または電源がオフになる状態をカバーします。
その際にノードAがロックアップする可能性がございます。また、TSB41AB3とTSB43AB22ついてですが、
TSB41AB3にも適用されますが、TSB43AB22には適用されません。以上、よろしくお願い致します。
4ug
kitade様
ご返信ありがとうございます。
下記に頂いたご質問に回答致します。ご確認下さい。TCA9803についてですが、その認識で合っております。
B側はプルアップなしで接続下さい。
また、TXB0102ですが、p.23 “8.3.5 Pullup or Pulldown Resistors on I/O Lines” に
記載しております通り、I2Cのアプリケーションの使用を禁止している為、使用はできません。以上、よろしくお願い致します。
4ug
kitade様
ご投稿ありがとうございます。
下記に頂いたご質問に回答致します。ご確認下さい。TCA9803は、同一電源(VCCA=VCCB)のようにバッファのみの仕様でも可能な為、
+3.3Vと+2.8V間でのレベル変換も可能かと思われます。
またTCA9803はB側のプルアップは使用しないで下さい。以上、よろしくお願い致します。
4ug
kitade様
ご投稿ありがとうございます。
下記に頂いたご質問に回答致します。ご確認下さい。確かに3.3V->1.8Vにレベル変換する場合に
Master側のVIHとTSX0102のVOHで規定を満足しない場合がございます。
こちらは、プルアップ抵抗によるものではなく、入出力の電圧スペック規定によるものです。
I2Cのレベル変換としては、1.8V->3.3Vであればご使用可能となります。以上、よろしくお願い致します。
4ug
KWN001様
いつもお世話になっております。
ご投稿ありがとうございます。下記回答となりますのでご確認下さい。・技術ラボよりCDCVF2505の伝搬遅延時間についての質問
(回答)
CLKOUTにコンデンサ負荷をつける方法は、2nsecの遅延をつけるための
対策案としてご案内させて頂きました。
そのためにその方法に対してデバイスの値を保証する事はできません。
ご理解の程よろしくお願い致します。
ご評価の上でご確認頂くことお勧め致します。ご了承下さい。以上、よろしくお願い致します。
4ug
astro383様
(当初の質問5)データシートの記載 P41(3) (10.4.3 Crystal Input Interface (SEC_REF)) に関して
Table 4 shows the binary code for on-chip load capacitance on each leg of crystal.
->上記にある load capacitanceの情報は Table 4ではなく、P10(8.7 Pullable Crystal Characteristics
(SECREF_P, SECREF_N)のCLになり9pF) に記載の内容として認識させていただきました。
(回答)
その認識で合っております。TI-USに確認を行ったところ同様の回答を頂きました。(追加質問の回答)
OUT [0：7]ポートの1.8 V LVCMOS出力では、そのVDDOx電源が1.8 Vであることを想定しています。
primaryとsecondaryの入力ブロックは内部レギュレータがありVDD_IN電源pinを介して供給されます。
->最初の一文は OUT[0:7]をCMOS出力とする場合の電位は1.8Vとなる仕様から、LDOが使われるのは
VDDOx電源=3.3V等とすることを想定されている という解釈で正しいでしょうか。
また primaryとsecondaryの どちらのポートを使っても 入力後にLDO生成の電源を使ったOUT[0:7]から
出力されるため、primaryとsecondaryのポートによる差は生じないと解釈しましたが正しいでしょうか。
(回答)
その認識で合っております。LDOは、2.5Vまたは3.3VのVDDOxに使用され、1.8VのVDDOxの場合はバイパスされます。
また、primaryとsecondaryのポートによる差は生じないという認識で合っております。以上、よろしくお願い致します。
4ug
astro383様
ご質問頂いた内容の回答となりますのでご確認下さい。
->2種inputの場合で電気的特性に起因した差が生じ、各input仕様を満たす必要がある旨承知しました。
『less than 0.2-ps … in integer PLL mode』、『less than 0.35-ps … in fractional PLL mode』といった
性能は、clean external reference inputを使用しても実現できるという認識で正しいでしょうか。
crystalを使用すると下記の様な利点があると読み取れたため確認となります。
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10.3 Feature Description
When the PLLs operate with the crystal as their reference, the output frequencies can be margined based on
changing the on-chip capacitor loading on each leg of the crystal.
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(回答)
はい、clean external reference inputのJitterがPLL出力CLKのJitter仕様よりかなり低い場合は可能です。(2の御回答)
周波数可変幅になります。可変幅をここでは言っております。
->lowが周波数可変幅が狭く、highが周波数可変幅が広い という認識で正しいでしょうか。
(回答)
はい、その認識で合っております。->Reference では レジスタ(R29とR50)の
設定と入力信号型式について記載があり、on-chip load capacitance に関連する記載として解釈ができず(記載がない様に思え)
、他ページに説明があると推測して ご確認させていただきました。いかがでしょうか。
(回答)
load capacitanceは、p.10の8.7 Pullable Crystal Characteristics (SECREF_P, SECREF_N)のCLになり9pFとなります。(追加質問)データシートの記載 P30 (10.3.1 Device Block-Level Description) The PLLs are powered by on-chip low dropout (LDO), linear voltage regulators and the regulated supply network is partitioned such that the sensitive analog supplies are running from separate LDOs than the digital supplies which use their own LDO.
->このLDOは「datasheet P48 Figure 62. Structure of AC-LVDS, AC-CML, and AC-LVPECL Output Stage」にある LDOと
記載のブロックに該当して、(レジスタ設定等で有効とする必要はなく)無条件で使われるもの という認識で正しいでしょうか。
ちなみにですが、入力端子(primary(6pin,7pin)とsecondary(10pin,11pin)) の どちらを使っても 同等の電源品質(ノイズ等)
となるものでしょうか
(回答)
レジスタでの設定は不要となります。
ただし、OUT [0：7]ポートの1.8 V LVCMOS出力では、そのVDDOx電源が1.8 Vであることを想定しています。
primaryとsecondaryの入力ブロックは内部レギュレータがありVDD_IN電源pinを介して供給されます。以上、よろしくお願い致します。
4ug回答漏れとなり申し訳ございません。
OSCINも同様になります。以上、よろしくお願い致します。
4ug
MKT様
ご投稿ありがとうございます。
ご質問頂いた内容の回答となりますので
ご確認下さい。LMK04828BのCLKin1のシングルエンド入力の場合は、
PとNのどちらでも入力可能となります。以上、よろしくお願い致します。
4ug
astro383様
ご投稿ありがとうございます。
頂きましたご質問の回答となります。
ご確認をお願い致します。(1)データシートの記載 P29 (10.1 Overview)
The LMK03328 generates eight outputs with less than 0.2-ps rms maximum random jitter in integer PLL mode and less than 0.35-ps rms maximum random jitter in fractional PLL mode with a crystal input or a clean external reference input.
crystal input と clean external reference inputを使う場合で 特性に差は生じるものでしょうか。
(回答)
crystal input と clean external reference inputで入力する電気的特性が異なるために差は生じるかと思います。
また差動入力の場合は、 VID,DIFF,PP,VICMを満たす必要がございます。LVCMOS場合VIH,VILを満たす必要がございます。(2)データシートの記載 P40 (10.4.3 Crystal Input Interface (SEC_REF)) The recommended oscillation mode of
operation for the input crystal is fundamental mode and the recommended type of circuit for the crystal
is parallel resonance with low or high pullability.
素人質問となり恐縮ですが、low or high pullability の意味合いに関して もう少し詳細にご教示ください。
(部品仕様のどの部分でlowとhighを判断するのかなど。)
(回答)
周波数可変幅になります。可変幅をここでは言っております。(3)データシートの記載 P41(1) (10.4.3 Crystal Input Interface (SEC_REF)) The programmable capacitors on LMK03328 can be tuned from 14 pF to 24 pF in steps of 14 fF using either an analog voltage on GPIO5 in soft pin mode or through I2C in soft pin or hard pin mode.
soft pin mode と hard pin mode で同等のチューニングが可能なものでしょうか。
(回答)
こちらはsoft pin modeのみとなります。(4)データシートの記載 P41(2) (10.4.3 Crystal Input Interface (SEC_REF)) The GPIO5 pin is now configured as an 8-level input with a full scale range of 0 V to 1.8 V, and every 200 mV corresponds to a frequency change according to Equation 4.
(3)と関連しますが、hard pin modeでは ここに記載の範囲でのチューニングとなりますでしょうか。
(回答)
HW_SW_CTRL=0(Soft pin mode)の際にGPIO5ピンに抵抗をGND間に設置することで設定できます。p.16の8.22を参照下さい。(5)データシートの記載 P41(3) (10.4.3 Crystal Input Interface (SEC_REF))
GPIO4 pin should be tied to VDD and GPIO5 pin should be floating when device is operating in soft pin mode. Table 4 shows the binary code for on-chip load capacitance on each leg of crystal.
Table 4で on-chip load capacitanceのための binary codeを示す。とありますが、記載の内容には該当する部分が無いように見えます。ご教示いただけますでしょうか。
(回答)
Table 4.にレジスタ設定の記載がございます。ご確認下さい。レジスタ表記については10.3.2.3 Register File Reference Conventionを参照下さい。以上、よろしくお願い致します。
4ug
KWN001様
いつもお世話になっております。
ご投稿ありがとうございます。お問い合わせ頂いた内容でございますが、
CLK=100MHzで2nsecの遅延時間はtr/tfの定格違反となりますので
ご使用できません。
周波数が低い場合にCLKOUTではなくYnの容量を大きくすることで遅延時間を長くすることは可能となります。
またはCLKINにコンデンサ負荷をつけることで遅延時間を長くすることは可能かと思いますが、
Jitterが大きくなることが予想されます。
ご使用されるCLK周波数とご評価でご確認を行いご調整頂ければと思います。以上、よろしくお願い致します。
4ug
HIGA様
いつもお世話になっております。
ご質問頂いた内容に回答致します。ご確認をお願い致します。双方のデータシート「Data Rate and Bus Length」を見比べますと、同じような感じの図となっています。
単純に、デバイスのスピードが早ければ、長距離伝送で速度が落ちないと言うことにはならないのでしょうか？
→伝送レートが早いほど伝送距離は短くなり、伝送レートが遅いほど伝送距離は長くなります。
同じ図であるのは、RS-485を用いた伝送距離と伝送レートの関係を示した指標になるかと思います。
そのために個別の製品について伝送レートでの伝送距離を保証する図とはなっておりません。
伝送距離はケーブルや基板の伝送路により影響を受けます。波形測定を行い波形状態からご確認頂ければと思います。以上、よろしくお願い致します。
4ug
NODOGURO様
いつもお世話になっております。
ご質問頂いた内容に回答致します。ご確認をお願い致します。50V耐圧が必須ではございません。
耐圧を変えることで伝送特性が変化することはございませんので
耐圧16Vで問題ないかと思います。
または、電源重畳などを行う場合は
電圧に対応した耐圧コンデンサをご使用下さい。以上、よろしくお願い致します。