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ご回答有難うございました。お手数ですが 正しく認識できているかの確認をお願いします。
『EMVのデータシート(snau184–August 2015) p.13 Table.3』に記載の『GPIO3=MID, GPIO2=MID』という組合せの設定値は存在せず、『GPIO3=OPEN(Floating), GPIO2=OPEN(Floating)』として hardware register default Settingにて起動となると解釈しましたが正しいでしょうか。ご回答有難うございました。また御面倒をおかけしましたが 丁寧に対応にて助かりました。諸々承知しました。
先ほどの質問に追加で 4pin(Y端子)から 接続先ICまでの配線インピーダンスの推奨値を ご教示ください。
ご確認有難うございました。SMPTEのJitter規定2種を満たす仕様である事は承知していますが、弊社基板にて 本部品性能が出ているかを評価するためにお伺いした次第です。データシート記載の内容が全てである旨 承知しました。
ご回答有難うございます。ご面倒をおかけしますが、参考の範疇にて min/max値を ご教示いただけませんでしょうか。
早期ご回答有難うございました。お手数をおかけしました。
ICP1で検索して該当がなく質問した次第です。ICP2(0x2F)と合わせて認識させていただきました。ご回答有難うございます。概ね解決しましたが 追加で1点確認させてください。
P.13の計算式にあります ICP1の値は どの様に見積もれば良いものでしょうか。ご回答の内容にて疑問2点が解消されました。有難うございます。ご回答を受けて LMK03328のEVMのデータシート(snau184–August 2015)の内容に関して 追加でご教示ください。
◆データシートp.13 Table.3
GPIO3=MID, GPIO2=MID (DEVICE MODE/PAGE SELECT =Register Default Mode)を選択する場合、どの様な使い方を想定されていますか。部品データシート(snas668d)の 10.6.6 PINMODE_SW Register; R8 に GPIO3=MID, GPIO2=MID の組合せが記載されていないため 確認となります。
◆データシートp.7 (3 Modes of Operation の 3. Register Default Mode)
Loads all registers from the register default setting. とありますが、これは R+番号 として 本部品で定義されている全てを指すものでしょうか。仮に認識が正しい場合には EEPROM上書き(格納値更新)実行用の registerも含まれ 意図しない格納値の更新が発生してしまうと考えます。その様なトラブルを避ける意味で 該当する全Registerを教えていただけますでしょか。ご教示有難うございます。良く理解する事ができました。
頂きました情報に従い設計を進めさせていただきます。ご回答有難うございました。おかげさまで疑問点を全て解消する事が出来ました。
下記2点以外は理解することができました。ご回答有難うございました。
ご面倒ではありますが 下記2点に対する認識が正しいか ご確認をお願いいたします。(当初の質問5)データシートの記載 P41(3) (10.4.3 Crystal Input Interface (SEC_REF)) に関して
Table 4 shows the binary code for on-chip load capacitance on each leg of crystal.
->上記にある load capacitanceの情報は Table 4ではなく、P10(8.7 Pullable Crystal Characteristics
(SECREF_P, SECREF_N)のCLになり9pF) に記載の内容として認識させていただきました。(追加質問の回答)
OUT [0：7]ポートの1.8 V LVCMOS出力では、そのVDDOx電源が1.8 Vであることを想定しています。
primaryとsecondaryの入力ブロックは内部レギュレータがありVDD_IN電源pinを介して供給されます。
->最初の一文は OUT[0:7]をCMOS出力とする場合の電位は1.8Vとなる仕様から、LDOが使われるのは VDDOx電源=3.3V等とすることを想定されている という解釈で正しいでしょうか。また primaryとsecondaryの どちらのポートを使っても 入力後にLDO生成の電源を使ったOUT[0:7]から出力されるため、primaryとsecondaryのポートによる差は生じないと解釈しましたが正しいでしょうか。ご回答有難うございます。
認識の確認と追加質問がありますので よろしくお願いいたします。(1の御回答)
crystal input と clean external reference inputで入力する電気的特性が異なるために差は生じるかと思います。
また差動入力の場合は、 VID,DIFF,PP,VICMを満たす必要がございます。LVCMOS場合VIH,VILを満たす必要がございます。->2種inputの場合で電気的特性に起因した差が生じ、各input仕様を満たす必要がある旨承知しました。
『less than 0.2-ps … in integer PLL mode』、『less than 0.35-ps … in fractional PLL mode』といった
性能は、clean external reference inputを使用しても実現できるという認識で正しいでしょうか。
crystalを使用すると下記の様な利点があると読み取れたため確認となります。
————————————————————————————————————
10.3 Feature Description
When the PLLs operate with the crystal as their reference, the output frequencies can be margined based on
changing the on-chip capacitor loading on each leg of the crystal.
————————————————————————————————————(2の御回答)
周波数可変幅になります。可変幅をここでは言っております。
->lowが周波数可変幅が狭く、highが周波数可変幅が広い という認識で正しいでしょうか。(5の御回答)
Table 4.にレジスタ設定の記載がございます。ご確認下さい。レジスタ表記については10.3.2.3 Register File Reference Conventionを参照下さい。
->Table 4. Input Buffer Configuration Matrix on Primary and/or Secondary Reference では レジスタ(R29とR50)の
設定と入力信号型式について記載があり、on-chip load capacitance に関連する記載として解釈ができず(記載がない様に思え)
、他ページに説明があると推測して ご確認させていただきました。いかがでしょうか。R29(datasheet P95) ：Signal Detector Bypass、Differential Termination、AC Coupling Mode に関する選択
R50(datasheet P105) ：Single-ended or Differential or Crystal Input からの選択、PLL1,2の入力Clockの選択(追加質問)データシートの記載 P30 (10.3.1 Device Block-Level Description)
The PLLs are powered by on-chip low dropout (LDO), linear voltage regulators and the regulated supply network is partitioned such that the sensitive analog supplies are running from separate LDOs than the digital supplies which use their own LDO.
->このLDOは「datasheet P48 Figure 62. Structure of AC-LVDS, AC-CML, and AC-LVPECL Output Stage」にある LDOと
記載のブロックに該当して、(レジスタ設定等で有効とする必要はなく)無条件で使われるもの という認識で正しいでしょうか。
ちなみにですが、入力端子(primary(6pin,7pin)とsecondary(10pin,11pin)) の どちらを使っても 同等の電源品質(ノイズ等)
となるものでしょうか。ご回答有難うございました。いただきました情報をもとに設計を進めます。
ご回答有難うございました。見落としておりまして、お手数をおかけしました。
Input voltage (any combination of input or common-mode voltage) ：0 ～ VCC-0.8 と確認させていただきました。
またFigure 12の解釈も正しいとのことで承知しました。ご回答有難うございました。見落としておりまして、お手数をおかけしました。
Input voltage (any combination of input or common-mode voltage) ：0 ～ VCC-0.8 と確認させていただきました。
