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ご回答くださりありがとうございます。
bus-hold機能が無い方が良いので、LVT125で進めようと思います。・メールアドレスはここに記載する必要はないでしょうか。
アカウントの方から特定できるのであれば問題ないです。
・bus-hold機能はMCUの省電力化のために使用されることが多いのでしょうか。
当該ICにおいてどんな使用方法があるのか教えて頂きたいです。ご回答くださりありがとうございます。
>入力にプルダウンやプルアップ抵抗を挿入した場合、この入力を前段で駆動する回路へ影響がでます。同じように出力側も後段の回路の駆動がSN74LVT125に及びます。十分に駆動できるように抵抗値を選定いただくことが必要となります。
入力、出力の両方において10 kOhmのプルダウンを挿入したく考えております。
Vcc=3.3 Vであればプルダウンによる引き込み電流は0.33 mA *2 であるのに対して、
当該デバイスの駆動電流IOHは32 mAであり、十分に駆動できると考えて差し支えないでしょうか。※質問の意図は下記通りです。
MCUの出力ポートから当該デバイスに入力する場合において、始動時や書き込み時はMCUの出力がHi-Zとなります。
その際に不定状態を避けるため、入力部にプルダウンを挿入したく考えております。
また、当該デバイスの出力はコネクタを経由して別基板に接続されます。
コネクタの断線時に不定状態となるのを避けるため、別基板側にもプルダウンを設けたく考えております。
結果として、当該デバイスの入出力のどちらにもプルダウンを入れた構成で進めたいのですが、
問題が無いか、あるとすればどのような対策・考慮が必要かをお伺いしたく質問させていただきました。
なお、MCUと当該デバイスは同一の電源から供給を受けます。ありがとうございます。
では下記認識で相違ないでしょうか。
・最大ESRをCL1,CL2の容量Cの関数ESR(C)とおき、
Cが12～24 pFの区間は線形であるとみなして、
任意の容量における値は線形補間で求めて良い。
・データシートの表よりESR(C)=C[pF]*55/12と考えることができ、
18 pFにおける値はESR(18 pF)=18*55/12=82.5 ohmとなる。
・60 ohm < 82.5 ohm なので当該素子は問題ないご教示くださりありがとうございます。
こちらのESRは60 ohmとのことですが、
CL1 = CL2 = 12 pFにおけるMAXIMUM ESR=55 ohmを超過しています。
どういったロジックでOKとされているのでしょうか。
ESRを容量(CL1,CL2)の関数として線形補間するのでしょうか。ご回答くださりありがとうございます。
こうした様々な要件をまとめるにあたって水晶振動子を使用されていると思いますが、
そのメーカーをご教示頂けないでしょうか。
あるいは推奨されるメーカーや品番がございましたらそちらでも結構です。探し方が悪いのかもしれませんが、要件を満たす水晶振動子がほとんど見つからないため、
アドバイス頂ければと存じます。ご回答くださりありがとうございます。
既に水晶振動子メーカーに実回路をチェックして頂き、発振余裕度を含めて問題ない旨の結果を頂いています。
ところが、データシート上はESR Requirementsを満たせておりません。
水晶振動子メーカーの見解はESR Requirementsに優先するのでしょうか。あるいは、優先も何も、
ESR Requirementsを充足しているか否かで保証可否が変わるだけと考えれば良いでしょうか。4) ESR Requirementsは発振余裕度の確保を目的に設けられた要件でしょうか
5) 1)と重複しますが、当該条件においては
負性抵抗の最大値を -165 ohm、発振余裕度の最低値を3と置いた結果、
MAXIMUM ESR=55 ohmと定義しているのでしょうか。
6) 水晶振動子とMCUのマッチングにおいて、全温度・駆動電圧範囲において
負性抵抗の実測値が最大でも-4000 ohmであることが確認されています。
発振余裕度>|-4000|/200= 20 となりますが、
このような場合でもESR Requirementsを遵守する必要があるのでしょうか。水晶振動子について追加で質問させていただきます。
Table 5-16. Crystal Equivalent Series Resistance (ESR) Requirementsが規定されていますが、
1) 「ESR = Negative Resistance/3」はどういった意味なのでしょうか
2) 現在検討中の振動子は直列抵抗200Ω･maxです。
10MHz駆動、CL1 = CL2 = 12 pFのときはMAXIMUM ESR=55Ωのため、不適と考えれば良いでしょうか。
3) Crystal Equivalent Series Resistance (ESR) Requirementsを逸脱した場合は
保証対象外となるかと思うのですが、具体的にどういった現象が起きるのでしょうか。ご回答くださりありがとうございます。
ISO154ｘの評価ボードはあるのでしょうか。
ご紹介いただけますと助かります。上記ご回答くださりありがとうございました。
GPIOピンを出力設定した場合の電流上限が5.6 Electrical Characteristics Ioh/Ioにかかれているかと思います。
これは、下記1),2)のうちどちらの解釈が正しいのでしょうか。1) 出力しようとしても内部抵抗のためにこの電流上限までしかだせない
2) 出力しようとすれば上限以上の電流を出せてしまうが、故障の原因になるため、この電流上限までにとどめてほしい1)が正しければ、制限抵抗を入れなくとも問題ないと考えています。
2)が正しければ、必要に応じて制限抵抗を入れれば良いと考えています。ご回答くださりありがとうございます。
下記理解で良いでしょうか。・突入電流は、定格上限を超える電流が流れる時間によって場合分けを行う
1)msec単位以下：(定格電流を超過していても十分短いので)問題ない
2)msec単位以上～秒単位以下：どちらとも言えない(NGと考えたほうが良い)
3)秒単位以上：故障の原因となるためNG・GPIOの負荷容量が100 pF、負荷容量の放電経路の抵抗成分が1 Ohmであれば時定数は100 psである。
H->Lに切り替わった時に定格上限を超える電流が流れる時間は明らかに1)msec単位以下となるため、
制限抵抗は不要である。ご回答くださりありがとうございます。
先述の回答に尽きるかもしれないのですが、追加で質問させてください。1)GPIOピンに10pF程度の容量負荷が明示的に存在する場合
2)GPIOピンに潜在的な容量負荷(接続先ICやパターンの寄生容量)が存在する場合どちらにおいてもGPIOのH/L変化の際に突入電流が生じるかと思います。
この結果、事実上全てのGPIOピンには突入防止の制限抵抗が必要と考えるべきでしょうか。
あるいは容量負荷の多寡で制限抵抗の要否を判断すべきでしょうか。他サイトになりますが、50pF～100pFを超えるかどうかで判断している方も
いるようなので質問させていただきました。
https://www.edaboard.com/threads/driving-capacitive-load-from-mcu-port.325101/ご連絡くださりありがとうございます。
それであれば、チャネルA,Bで駆動する素子のゲート電荷をそれぞれQg_A,Qg_Bとしたとき、
Qgは両電荷を足し合わせたもの(Qg=Qg_A+Qg_B)でお間違いないでしょうか。>GPIOの場合には、内部のプルアップ/ダウンを無効にすることが可能となりますので、
>外部でプルアップダウンする場合には、無効にしてご利用いただけますでしょうか。
TRSTピンには内部プルダウンがあるにも関わらず、ノイズ対策の観点から2.2kOhm以下の外部抵抗が必要かと思います。
・同様に、ノイズ対策の観点からGPIOピンのプルアップダウンに推奨される抵抗値範囲をご教示頂けないでしょうか。
・そもそもGPIOの内部プルアップダウンがあれば外部抵抗は不要なのでしょうか。ご回答くださりありがとうございます。
各MCUのピンに依存すると言われればそれまでなのですが、
プルダウン/プルアップ抵抗の強弱の境界値はどのあたりに存在するのでしょうか。当該ピンのようにデータシートに推奨値の記述があれば良いのですが、
中には記述のないピンもございます。
そういった他のGPIOをプルダウン/プルアップする際の抵抗値を決めたく、
ごきょじ頂けないでしょうか。
