フォーラムへの返信
-
投稿
-
ご回答ありがとうございました。
TPS6590379用の+5Vを+24VからDCDCで生成しようとしておりますが、
+24Vから+5Vを生成するDCDCのPower Good信号でTPS6590379の
On/Offを制御することは可能でしょうか？
もし可能でしたら、TPS6590379のPinのうち、+5Vを生成するDCDCの
Power Good信号を接続するとよいPINを教えて下さい。ご回答ありがとうございました。
頂いたご回答の(1),(2)について、念のため追加で質問します。
ご回答(1)の追加質問
ご回答ありがとうございました。
TMDXIDK574でTPS6590379からAM5749用の電源を起動するには、J1より+5Vを投入後に
押しボタンスイッチのSW3を押す必要がございますでしょうか？
ご回答(2)の追加質問
念の為確認させてください。
TPS6590379の出力を再起動するためには、
一旦OFFするためのPWRON(SW3)の長押しと、再度ONするためのPWRON(SW3)の長押しが必要があり、
PWRON(SW3)の長押しが合計2回必要でしょうか？TPS6590379のpower upについて2/25に質問しましたが、状況は如何でしょうか？
なるべく早く回答頂けると助かります。お手数をお掛けしますが、宜しくお願いします。ご回答ありがとうございます。追加で質問がございます。
質問(1)の回答で、VCC1への入力電圧が「POR (power-on reset) rising-edge threshold」を超えることで起動すると教えて頂きましたが、データシート「5.4.1 Embedded Power Controller」のFigure 5-18に記載されておりますState Diagramより、VCC1を入力しPOR (power-on reset) rising-edge thresholdを超え、かつVSYS_LOを越えても”No Supply”状態から”OFF”状態までしか遷移せず、TPS650037のすべての電源回路の出力がオフのままの認識です。
TPS650037のすべての電源回路の出力をオンするには、”OFF”状態から更に”ACTIVE”状態まで遷移させる必要があり、”ACTIVE”状態まで遷移させるには、データシートTable 5-9. ON Requestsに記載されている条件のどれか1つを満たす必要があるため、TMDXIDK574ではRPWRON又はPWRONのLow検出かと思っておりますが認識は合ってますでしょうか？質問(3)の回答で、”セラミックコンデンサの直流重畳特性を考慮した実行容量が57uF以下であれば問題御座いません。”と回答頂きましたが、TMDXIDK574のVSMPS1_2には47uF用意され、接続先のVDD_MPUには47uFと10uFが2個接続しており合計114uFで57uFを大きく超えていると思いますが、問題ございませんでしょうか？
ご回答ありがとうございました。
参考の為教えて下さい。
DAC81408を使用する場合、リセット解除後DACの出力等を初期設定すると思いますが、アドレス0x09でしpower downを解除するタイミングについて、お奨めのタイミングがございましたら教えて下さい。
連絡しております初期設定のように、例えばアドレス0x14-0x1Bのデータレジスタにデータを設定後、アドレス0x09に0xF00Fを設定しpower downを解除する手順が宜しいでしょうか？ご回答ありがとうございます。
追加で質問します。＞13~14の間にLDACをLowにした後、DACレジスタ更新のため2.4us（Tdacwait）以上待機時間を設けて下さい。
13でTRIGGER Register(0x0E)に0x0010をwriteして更新しようとしており、その場合LDACpinをLOWにする必要はないとの認識で合ってますでしょうか？
また、13~14の間に2.4us（Tdacwait）以上の待機時間が必要ということでしょうか？＞また、レジスタアドレス0x03hのデフォルト設定は0x0A24になります。
SPICONFIG Register(0x03)の初期値が0x0A24ですが、power-down modeからacitve modeにする為、1でSPICONFIG Register(0x03)に0x0A04を設定しておりますが、問題がございましたら教えて下さい。レジスタアクセス後ののCS Highの時間の確認有難うございます。
セッティングレジスタ(0x02h～0x0Eh)設定後のCS Highの時間は最低50ns、セッティングレジスタ以外のレジスタ設定に関しては、レジスタ設定後、2.4us以上待機時間を設けるよう回答頂きましたが、下記の初期設定の場合、1,2,3,4,13,14のレジスタアクセス後のCS Highの時間は最低50nsで、5～12のデータレジスタアクセス後のCS Highの時間は2.4us必要ということでしょうか？
もし、データレジスタアクセス後のCS Highの時間が2.4us必要ということでしたら、下記のDAC出力更新の設定でCS Highの時間を80nsで設定してもデータ更新ができていることと矛盾しております。再度確認させてください。
連絡しました初期設定のレジスタの設定の順番に問題ございませんでしょうか？
セッティングレジスタ(0x02h～0x0Eh)によっては、設定後のCS Highの時間が50nsよりも長い時間必要なレジスタがございませんでしょうか？
データレジスタアクセス後のCS Highの時間が2.4us必要なのでしょうか？■初期設定
1.アドレス0x03に0x0A04 // device power-down mode解除
2.アドレス0x0Bに0xAAAA // OUT7-4 ±10V設定
3.アドレス0x0Cに0xAAAA // OUT3-0 ±10V設定
4.アドレス0x06に0x0FF0 // LDAC trigger (synchronous mode)
5.アドレス0x14に0x8000 // OUT0 0V
6.アドレス0x15に0x8000 // OUT1 0V
7.アドレス0x16に0x8000 // OUT2 0V
8.アドレス0x17に0x8000 // OUT3 0V
9.アドレス0x18に0x8000 // OUT4 0V
10.アドレス0x19に0x8000 // OUT5 0V
11.アドレス0x1Aに0x8000 // OUT6 0V
12.アドレス0x1Bに0x8000 // OUT7 0V
13.アドレス0x0Eに0x0010 // register LDAC
14.アドレス0x09に0xF00F // power-down mode解除■DAC出力更新
初期設定後、下記の1～5の順番で設定しDACの出力を更新しております。
1.アドレス0x14(or 0x15)に16bitのデータを設定
2.アドレス0x16(or 0x17)に16bitのデータを設定
3.アドレス0x18(or 0x19)に16bitのデータを設定
4.アドレス0x1A(or 0x1B)に16bitのデータを設定
5.LDACpinを20ns Low
1～4のレジスタアクセスのCS High時間は80nsに設定。＞正の出力電圧になることはないという認識でよろしかったでしょうか。
はいそうです。ちなみにOUT0,2,4,6は0Vが出力します。＞アクセス間隔を長くしたとありますが、具体的にどの間隔をどの長さに変更したのかご教授頂けないでしょうか。
全レジスタのアクセスの間隔を3usに設定しました。> どのCHにどんな異常が発生しているのか詳細をご教授頂けないでしょうか。
OUT0-7に0Vを出力するため、アドレス0x14-1Bに0x8000を設定したところ、
OUT1,3,5,7に-10Vや-5Vが出力します。＞また異常が発生したCHのレジスタデータをフィードバックして頂けないでしょうか。
DACのレジスタをreadして確認してほしいとの意味でしょうか？
もしそうでしたら、設計した基板ではSDO接続していないため確認できません。＞考えられる原因としてClock等にノイズが入っておりシリアルデータが正確に反映されていない可能性がございます。
レジスタのアクセス間隔を長くすると、OUT1,3,5,7の出力も期待した0Vになる為、
ノイズは関係ないと思っております。
初期設定時のレジスタアドレスの順番やWait時間に問題がないかについて、回答をお待ちしております。-
この返信は3 年、 10 ヶ月前に
maida さんが編集しました。
ご回答ありがとうございました。
Synchronous modeの場合、Tdacwaitは、LDACの立下りエッジから後続のLDACの立下りエッジまでの待機時間とのとこで承知しました。
現状、LDACpinを20ns Lowから再度アドレス0x14(or 0x15)に16bitのデータを設定を行うまでの間に待機時間は、25us程度を想定しています。確認になりますが、頂いたタイムチャートのCH3 DATAレジスタにアクセスしてから、CH3 DATAレジスタにアクセスするまでに必要なCSのwait時間は、データシートに記載されておりますtcshighの25ns以上で宜しいでしょうか？
また、#14023項の質問の繰り返しになりますが、電源起動後DAC81408に初期設定として以下の様にレジスタ設定を行っていますが、レジスタ間のアクセスのwait時間を80nsとしたところうまくいきません。
1.アドレス0x03に0x0A04 // device power-down mode解除
2.アドレス0x0Bに0xAAAA // OUT7-4 ±10V設定
3.アドレス0x0Cに0xAAAA // OUT3-0 ±10V設定
4.アドレス0x06に0x0FF0 // LDAC trigger (synchronous mode)
5.アドレス0x14に0x8000 // OUT0 0V
6.アドレス0x15に0x8000 // OUT1 0V
7.アドレス0x16に0x8000 // OUT2 0V
8.アドレス0x17に0x8000 // OUT3 0V
9.アドレス0x18に0x8000 // OUT4 0V
10.アドレス0x19に0x8000 // OUT5 0V
11.アドレス0x1Aに0x8000 // OUT6 0V
12.アドレス0x1Bに0x8000 // OUT7 0V
13.アドレス0x0Eに0x0010 // register LDAC
14.アドレス0x09に0xF00F // power-down mode解除
レジスタアクセスの間で、CS High時間を80usよりも長く設定する必要があるところがございませんでしょうか？
5から12までのDATAレジスタ同士のアクセスの間隔に25ns以上のCSのwait時間が必要とすると、DATAレジスタ同士以外の1から2,2から3,3から4,4から5,12から13,13から14のレジスタのアクセス間隔で、CS High時間を80usよりも長く設定する必要があるところがございませんでしょうか？データの設定はbit0までWriteを行い、Tcshも経過したタイミングという認識で合ってます。
また、CS Highの開始タイミングは頂いた画像の赤文字の通りでよろしいです。80nsで設定できているレジスタアドレスは下記のとおりです。
＃14023でご連絡しました初期設定後、下記のアクセスをしております。1.アドレス0x14(or 0x15)に16bitのデータを設定
2.アドレス0x16(or 0x17)に16bitのデータを設定
3.アドレス0x18(or 0x19)に16bitのデータを設定
4.アドレス0x1A(or 0x1B)に16bitのデータを設定
5.LDACpinを20ns Low
1と2,2と3,3と4のSPIのアクセスのCS High時間の間隔を80nsに設定しております。ご連絡しましたレジスタ設定に対し、すべてのレジスタ設定に2.4us以上の待ち時間が必要とのご回答に納得いかない点があり追加で質問します。
データシートではCS hight時間は最小25nsとなっております。
こちらの使用環境ではCS High時間は80nsで使用しておりますが、
初期設定時には一部出力電圧が反映されないと言った現象が100%発生するものの
通常動作のLDAC更新動作では事前にDACデータレジスタをCS High時間80nsで
アクセスしても現時点では100%出力電圧に反映されるため、CS High時間に2.4usが必要と言う訳では無く、
ご連絡しました初期設定時のレジスタ設定順番の中のどこかに『Sequential DAC update wait time』
2.4usに該当する時間が必要だと考えておりますが如何でしょうか？なお、以下にデータシートの記載を抜粋すると
・DACデータレジスタに書き込まれたデータは、最初はDACバッファレジスタに格納されます。
・DACバッファレジスタからDACアクティブレジスタへのデータの転送は、即時発生する【非同期モード】、
またはDACトリガー信号によって開始される【同期モード】構成ができます。
・DACアクティブレジスタが更新されると、DAC出力は新しい値に変更されます。
・どちらの更新モードでも、DAC出力の更新の間に1 µsの最小待機時間が必要です。と記載されており、『Sequential DAC update wait time』の対象となる時間は
【Figure 47. DACx1408 DAC Block Diagram】のデータフローの内、
DACアクティブレジスタからDAC出力に対する更新が対象では無いかと
考えておりますが、如何でしょうか？-
この返信は3 年、 11 ヶ月前に
メーカーへの確認お手数をお掛けしますが宜しくお願いします。
データ更新を早くしたいという認識で合っておりますが、
データ更新に必要なWaitがございましたら、教えて頂きたいと思っているところです。・現在弊社では電源起動後の初期設定として以下の様にレジスタ設定を行っていますが、
以下のレジスタ設定の中で、CS High時間2.4usにWaitが必要なレジスタはどこになりますか？1.アドレス0x03に0x0A04 // device power-down mode解除
2.アドレス0x0Bに0xAAAA // OUT7-4 ±10V設定
3.アドレス0x0Cに0xAAAA // OUT3-0 ±10V設定
4.アドレス0x06に0x0FF0 // LDAC trigger (synchronous mode)
5.アドレス0x14に0x8000 // OUT0 0V
6.アドレス0x15に0x8000 // OUT1 0V
7.アドレス0x16に0x8000 // OUT2 0V
8.アドレス0x17に0x8000 // OUT3 0V
9.アドレス0x18に0x8000 // OUT4 0V
10.アドレス0x19に0x8000 // OUT5 0V
11.アドレス0x1Aに0x8000 // OUT6 0V
12.アドレス0x1Bに0x8000 // OUT7 0V
13.アドレス0x0Eに0x0010 // register LDAC
14.アドレス0x09に0xF00F // power-down mode解除・上記初期設定後は、使用するDACnレジスタ(0x14～0x1B番地)のみ設定し
LDAC端子制御にて同時に設定値を反映するような使用方法としております。
この様なLDAC端子制御に同期したDAC出力更新の場合でもDACnレジスタの
CS High時間2.4usは必要となるのでしょうか？-
この返信は3 年、 11 ヶ月前に
-
この返信は3 年、 10 ヶ月前に
