[Polnaref従業員]

shigure様

御回答頂きましてありがとうございます。
Backdrive VoltageはVBUSが切断され、十分に放電がなされた後に測定されるため、1.5kのプルアップ抵抗の先には電圧が存在しない状態(規定値：<1V)で測定致します。
Backdrive Voltage測定時、DPがプルアップ抵抗によって電圧が持ち上がっているのは、プルアップ先に電圧が存在していることを示していると推察いたします。

Backdrive Voltage測定時、プルアップ先の電圧を御確認頂けますでしょうか？

御手数をお掛けしまして申し訳御座いません。宜しくお願い申し上げます。

Polnaref

[Polnaref従業員]

shigure様

重ねて確認させて頂きたく事項が御座います。

USB2.0の規格書、P169、「7.1.5.1 Low-/Full-speed Device Speed Identification」におきまして、下記の記述が御座います。

『The voltage source on the pull-up resistor must be derived from or controlled by the power supplied on the USB cable such that when VBUS is removed, the pull-up resistor does not supply current on the data line to which it is attached.』

DPのプルアップ先である電源電圧は、USBホスト側から供給されるVBUSに従属していなければなりません。

確認事項
・現在DP0をプルアップしている抵抗は、VBUS由来の電圧でしょうか？

御手数をお掛けしまして申し訳御座いませんが、御確認頂けますようお願い申し上げます。

Polnaref

[Polnaref従業員]

shigure様

御問い合わせ頂きましてありがとうございます。
メーカーへ確認致しますので回答までお待ち頂きますようお願い申し上げます。

ちなみに此度は、セルフパワーとバスパワー、どちらで御使いでしょうか？

Polnaref

[Polnaref従業員]

UMA様

御投稿頂きましてありがとう御座います。

【御質問】
どんなに抵抗を調整しても出力は最低0.8Vまでしか下がりませんでした。
これはFBのref電圧が0.8Vだからだと認識しておりますが、間違いないでしょうか？
【回答】
はい、その通りです。
トポロジ的にVref=Voutの最小値となります。

【御質問】
仮にオペアンプを使用して、[出力が0.3Vの時にFB端子電圧が0.8V]となるような回路を組んだ場合、
何か不都合が発生しますでしょうか？
今のところ、注意すべき点はオペアンプによるフィードバックの遅延や異常発振が発生する程度かと考えておりますが、
他にありますでしょうか？
【回答】
御推察の通り、伝搬遅延における出力の異常発振が懸念されます。
全体的に帰還制御周波数を下げれば対応可能と思われますが、fswを低下させLやCoutを大きくする必要があると考えます。
但しメーカー側でも実施した例が無い使用方法の為、推察のみの見解でありますこと、御了承頂きたく存じます。
予め用意された負電圧をGNDとし、電源を設計するのが現実的と思われます。

以上、今後とも宜しくお願い致します。
Polnaref

[Polnaref従業員]

UMA様

御投稿頂きましてありがとうございます。

【回答１】
7.3.3 Oscillator And Sync Capabilityに御座います式(3)を御参照頂きたく存じます。
fsw=50kHzに設定する場合、Rt=103.05kΩと算出できます。

【回答２】
最大公差±20%とお考え頂きたく存じます。

【回答３】
最小TonはIC固有のパラメータの為、Crampで変化は致しません。
fswとDutyを鑑みて、最小Tonに対し、1.5倍～2倍程度のマージンを確保して頂きたく存じます。

御参考になれば幸いで御座います。
今後とも宜しくお願い申し上げます。

Polnaref

[Polnaref従業員]

etskbtskk様

御投稿頂きましてありがとうございます。
絶対最大定格を超えない限り破壊することは御座いません。

スイッチング周波数とインダクタンス、出力電流にも依存致しますが、VinとVoutの差分が小さくなると、Duty(FET_ON時間)が短くなります。
相対的に軽負荷状態と見做すことができますので、ICはDCM動作、又はパルススキップ動作を行うことが予想されます。

御参考になれば幸いで御座います。
今後とも宜しくお願い申し上げます。

Polnaref

[Polnaref従業員]

cloudwork様

御問い合わせ頂きましてありがとうございます。

HARTモデムに関しては下記URLの設計例が参考にできるかと存じます。
http://www.tij.co.jp/tool/jp/TIDA-01504

XTR115は使用されておりませんが、アンプを含む電流ドライブ回路はXTR115そのものです。
HART通信は4-20mAの2線により電源供給と通信を両立して御座いますが、更にSin波に変換されたデジタル信号を重畳させることが可能です。
設計例ではSin波の重畳をDAC8740Hにて行って御座います。

http://www.tij.co.jp/jp/lit/ug/jaju452/jaju452.pdf
のp13、図7と
http://www.tij.co.jp/jp/lit/ds/symlink/xtr115.pdf
のp5、図1を比較して頂ければ、回路の概要はイメージできるものと思われます。

御参考になれば幸いで御座います。
以上、今後とも宜しくお願い申し上げます。
Polnaref

[Polnaref従業員]

cloudwork様

御問い合わせ頂きましてありがとうございます。
大変申し訳御座いませんが、RLIMの抵抗値を公式に記した資料は御座いませんでした。
御役に立てず申し訳御座いません。

以上、今後とも宜しくお願い申し上げます。
Polnaref

[Polnaref従業員]

cloudwork様

御問い合わせ頂きましてありがとうございます。
データシートp2の[Vref]欄を御参照頂きたく存じます。Vrefの電圧精度として±100ppm/mAと規定されて御座います。
TI社としてはVrefピンから流出する電流(Iref)は、最大2.5mAまでの特性を確認して御座いますが、それ以上は未確認の為、Irefは2.5mA以下にて御使用頂きたく存じます。

Vrefの性能曲線ですが、Vrefは元より電源として使用する(電流を引き続ける)ことを想定していない為、申し訳御座いませんが提供可能なデータは御座いませんでした。

もし2.5mA以上の電流が御所望の場合、高精度LDO(TPS7A05等)や、低オフセット電圧オペアンプでのボルテージフォロワの追加を御検討頂きたく存じます。

御参考になれば幸いで御座います。
以上、今後とも宜しくお願い申し上げます。

Polnaref

[Polnaref従業員]

tagu0905様

御問い合わせ頂きましてありがとうございます。

一般的に、MOSFETの故障モードは解放ではなく短絡ですので、御推察の通りIN-OUT間が完全導通となる可能性が御座います。
推奨動作条件(Vinmax18V)と絶対最大定格(Vinmax20V)の間では、破壊には至りませんが、データシート記載のスペックは保障適用外となります。
従いまして、推奨動作条件の範囲内で御使用頂きたく存じます。

御参考になれば位幸いで御座います。
今後とも宜しくお願い申し上げます。

Polnaref

[Polnaref従業員]

UMA様

御投稿頂きましてありがとうございます。
個体間のバラツキにおける理論上の最小～最大値は、設定時間の-50%～+100%程度となる見込みで御座います。

TL7702Aは1983年にリリースされた古いデバイスの為、個体間の特性バラツキは大きくなることが予想されます。
バラツキの主要因は製造工程上で発生するデバイス内抵抗値の誤差です。

詳しくは下記URLの資料の「2.Circuit Description」を御参照下さい。
http://www.tij.co.jp/jp/lit/an/slvae04/slvae04.pdf

以上、今後とも宜しくお願い申し上げます。

Polnaref

[Polnaref従業員]

UMA様

御投稿頂きましてありがとうございます。

【御質問】
AGNDの「始点」について
【回答】
降圧DC/DCの場合、入力コンデンサからは高周波成分を含んだ電流が流れ出ます。
電解コンデンサはESR,ESLが高い為、パルス的な電流が発生した際に、GNDが揺れる可能性が御座います。
その為、AGND,PGNDと分けて御座います。
電解コンデンサと並列に、低ESRのコンデンサを配置することで、直近への配置は可能と思われますが、
やはり電気的に距離を取ることが望ましいかと存じます。

【御質問】
IC内部で[PGND]と[AGND]が双方向ダイオードにより接続されていますが、どのような目的なのでしょうか？
【回答】
パルス的な電流が流れた際、AGND-PGND間のパターン上の寄生インダクタンスが大きい場合、AGND-PGND間に瞬間的な電位差が発生致します。
内部ダイオードはその電位差をクランプする為に設置して御座います。

【御質問】
PGNDとAGNDの接続や引き回しでありがちな失敗事例
【回答】
過去、AGND,PGNDの概念を無視し、「楽だから」との理由から1枚の内層ベタGNDとした事例が御座いました。
その結果、内層なので当然ビアを通すのですが、ビアによる寄生成分が多くなり、スイッチング周波数が一定に定まらず、ノイズ対策でかなり時間を要して御座いました。
DC/DCは基板上の寄生成分の影響が顕著に現れるため、やはりセオリーに従い表層GNDパターンが望ましいのだなぁ。改めてと感じさせられました。

御参考になれば幸いで御座います。
以上、今後とも宜しく願い申し上げます。

Polnaref

[Polnaref従業員]

tagu0905様

はい、デフォルト状態としては正常な動作です。
TPS2511を担当するTIの技術者からのコメントは下記の通りです。

＝＝＝＝＝
The TPS2511 integrates this DCP_Auto functionality which allows for it to charge BC1.2 compliant devices as well as non-compliant devices. The sequence is outlined within 7. 4.2 of the TPS2511 datasheet, but the TPS2511 starts by advertising the non-compliant charging scheme of Divider 2, which puts 2.7V on the DP pin and 2V on the DM pin.
＝＝＝＝＝

データシートに詳細な医術が無いことに関しまして、深くお詫び申し上げます。
御不便をお掛けしてしまいまして、大変申し訳御座いませんでした。

以上、今後ともTI製品を宜しく御願い申し上げます。

Polnaref

[Polnaref従業員]

tagu0905様

御投稿頂きましてありがとうございます。

USBデバイス未接続時、IC内部の基準電圧源からの漏れ電流が内部スイッチを通ることにより、D+/-には内部の基準電圧が現れていることが多く御座います。但し電荷としては非常に小さい為、USBデバイス接続時の動作に影響を与えることは御座いません。

もし差支えなければ、現状どのような電圧がD+/-に現れているか、お教え頂けますでしょうか？

以上、宜しく御願い申し上げます。

Polnaref

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