ESD印加時のラッチアップについて

[nabecim参加者]

ESD印加時のラッチアップについて

デバイス型番：TSC2046E

該当ICを使用した試験のESD試験を実施する中で、アナログ入力（X±、Y±）からのESD侵入によりラッチアップによる過電流が発生しています。本来、該当ラインにTVSやフィルタ等を追加し対策すべきところかとは思いますが、設計上の理由により該当ラインへの部品追加が難しい状況です（現在は何も保護素子入っていない状態です）。
VCC上流に電流制限回路を追加し、電流値を最大5mA程度にリミットすることで故障等の実害は無く動作しているのですが、該当の対処を恒久対策とした場合のリスク・注意点等ございますでしょうか？アドバイス頂ければと思います。よろしくお願いいたします。

[Undertale従業員]

nabecim様

お世話になっております。
本件確認後折り返しご連絡させて頂きます。
少々お時間を頂ければ幸いでございます。
宜しくお願い致します。

Undertale

[Undertale従業員]

nabecim様

お世話になっております。
貴社にて確認されたアナログ入力（X±、Y±）からの
ESD侵入によりラッチアップによる過電流発生に関しましては、
IC内部のESD保護ダイオードが絶対最大定格を超える過電圧によりONし、
ラッチアップ及び過電流を招いているものと考えます。
その為、ご記載いただいた入力電圧(ESD試験時の電圧)をクランプしていただく事が
推奨の対策となります。

上記背景からVCC自体から入力される電流値を制限することで、
保護ダイオードがONした際の電流を制限でき、
実機にてご確認頂いておりますラッチオフ現象の回避を実現できているものと考えます。
ただしTI社側に上記のような対策の実績が無く、懸念事項の提示はございませんでした。
現状の対策でにて電流は制限は成されておりますが、絶対最大定格を超えた使用方法になるため、
改めて耐圧の観点でESD保護素子やフィルターの導入をお勧めさせて頂きます。

実装が困難とお伺いしている中恐縮ではございますが、
何卒宜しくお願い致します。

Undertale

[nabecim参加者]

ご回答ありがとうございます。ご指摘のリスクを踏まえて最終的な対処方法を検討したいと思います。

[投稿者]

投稿