ADC「ADS8330」のアナログ読み取り値がラッチする問題

[guest]

ADC「ADS8330」のアナログ読み取り値がラッチする問題

お世話になっております。

 

現在、ADC「ADS8330」を利用したアナログ値をサンプリングする回路を作っています。

※この質問を投稿した者から引き継いだ形です。

ADC：ADS8330のアナログ読み値がラッチアップするので対策を検討しています

 

ADCの電源シーケンスを+VBD(+3.3V)→+VA（+5V）で設計しており、この+5V電源用のLDOをMCUで制御しています。

MCUにリセットをかけると、当然この+5Vも一度LOWに落ちるのですが、その後に再起動して+5VをHIGHにするまでの時間が短いとき、ADCのアナログ読み取り値がラッチしてしまいます。一方で、初期の電源投入時や、MCUリセットから再起動までに10秒程度待つとこの現象は起こりません。

 

原因としては、+VA端子の電圧値が下がりきっていないことによって内部コンデンサが放電出来ず、POR回路が正常に動作しないためだと考えております。実際ラッチしてしまうときのMCU再起動時の+VA端子の電圧値をオシロスコープで確認したところ電圧が落ち切っておらず、600ｍV程度確認できました。

 

対策としては

①内部コンデンサが放電しきるまで十分に待ってから+VAに電源を印加し、PORを動作させる。

②ソフトウェアリセットをかける

の二点が考えられますが、こちらでは②のソフトウェアリセットをかけることによる対策を考えています。

 

そこで質問として

1.ADCのラッチの原因はPOR回路が正常に動作していないためか

2.対策として②ソフトウェアリセットをかけるのは妥当か

 

以上の2点について、ご教授いただければ幸いです。

何卒宜しくお願い致します。

[UTM従業員]

guest様

お世話になっております。

以下回答させていただきます。
PORにつきましては、ADS8330データシート、37ページに下記内容の記載がございます。
「POR回路を正しく働かすには、AVDDが350ms以上の間、125ｍV以下に保つことが必要となります。」
原文「 POR circuit requires AVDD to remain below 125mV for at least 350ms to ensure proper discharging of internal capacitors and to correct the behavior of the ADC when powered up again」
残留電圧が600mVということでこちらが守れていないものと考えられます。

ソフトウェアリセットをかけることが妥当かということにつきましては、
PORとソフトウェアリセットはNOR-edされているためどちらかが働けばリセットされるため妥当かと考えられます。
こちらもデータシートの36ページに下記記述があります。
原文「The converter has two reset mechanisms, a power-on reset (POR) and a software reset using CFR_D0. These two mechanisms are NOR-ed internally. 」

以上です。
よろしくお願いいたします。

[guest]

ご回答ありがとうございます。

原因と、対策についての認識に誤りがない旨を確認できました。

もう一点、電源周りでご確認したいことがあるのですが、ADCの+VAと+VBDについて、今回の使用法の「+VBDへの3.3V電源は供給したまま+VAへの+5V電源の供給は落とす。」というようにアナログ電源とインターフェース用電源のうちの片方だけを供給していてる状態があってもデバイスへの負担にはならないでしょうか。

こちらについてもご教授いただければと思います。

何卒宜しくお願い致します。

[UTM従業員]

guest様

お世話になっております。

絶対最大定格を見る限り、VAとVBDに依存関係は無く、立ち上げシーケンスにより破壊する危険はないと存じます。
但し、VAやVBDが最大定格にかかわる部分については立ち上げ順や立下り順を考慮して電源シーケンスを作成いただければと思います。
詳細についてはデータシートの「ABSOLUTE MAXIMUM RATINGS」をご覧いただければと思います。

よろしくお願いいたします。

[投稿者]

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