LMG1020のレイアウトについて

[jimy_1983_1参加者]

LMG1020のレイアウトについて

デバイス型番：LMG1020

早速ですが下記ご教授ください。(補足資料を添付してます)

Q1
LMG1020EVM-006の回路図では、
VBUSのGND(PGND)とLMG1020を駆動させている5V系のGNDを分離していますが、本当に必要でしょうか。
TIDA-01573を読んでGND電位の上昇による、Vgsの上昇を防ぐことが記載されてます。
一方でLMG1020のデータシート上では特に上記記載は有りませんでした。

Q2
datasheet10.1.1 Gate Drive Loop Inductance and Ground Connection
におきまして、FETのソースとLMG1020のGNDの扱いについて下記の認識で合っていますでしょうか？
(1)Top層の直下にプレーン(島)を設け、そこに最小のインピーダンスでFETソースVIAとLMG1020のGNDVIAを接続する。
(2)GNDプレーンへの結合を減らし、共通ソースインダクタンスを最小にするためにFETのソースVIAだけをGNDプレーンに接続する。

お手数をお掛けしますがご検討のほどよろしくお願い致します。

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1. 

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[KJ従業員]

Jimy_1983_1様

ご投稿ありがとうございます。
以下回答致します。

Q1回答
GNDは分離しているわけではございません。
TIDA-01573に記載されている意味としては、”GaN-FETのソース–>電源へのリターン”部へ短距離で
接続するということで、レイアウト図のFET(Q1)の2個GNDホールがありますが、この点が電源リターン
となり、LMG1020のGNDに配線しています。

Q2回答
(1)はい、Q1回答と同じになりますが、FETソースから電源RTNへ最短距離で太いパターンということになります。
(2)FETソース（表面パターンで接続）から2個のGNDは太く短く、ここにビアで２層目の信号GNDを接続し、
ここも太く短くということを推奨しています。2個のGNDビアを別々のGND層と接触ということではございません。

以上、宜しくお願い致します。
KJ

[jimy_1983_1参加者]

KJ様

ご回答有難うございます。
だいたい理解できました。
(1)
FETソースのインピーダンスを低く抑えるように最短の電流リターンとすること。
(2)
ドライバ(LMG1020)のゲートリターン電流とFETソース電流の流れを分けて、
ドライバの駆動に影響が出ないようなGND設計とすること。

勉強不足で申し訳ありませんでした。

以上、宜しくお願い致します。

[投稿者]

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