LMK03328の仕様確認3

[astro383参加者]

LMK03328の仕様確認3

デバイス型番：LMK03328

お世話になります。データシートの記載に関して 5点ご教示ください。

(1)データシートの記載 P29 (10.1 Overview)
The LMK03328 generates eight outputs with less than 0.2-ps rms maximum random jitter in integer PLL mode and less than 0.35-ps rms maximum random jitter in fractional PLL mode with a crystal input or a clean external
reference input.
->crystal input と clean external reference inputを使う場合で 特性に差は生じるものでしょうか。
また後者は『データシートの 8.9 Clock Input Characteristics (PRIREF_P/PRIREF_N, SECREF_P/SECREF_N)に記載の
VID,DIFF,PPとVICM を満たす 差動信号』という認識で正しかったでしょうか。

(2)データシートの記載 P40 (10.4.3 Crystal Input Interface (SEC_REF))
The recommended oscillation mode of operation for the input crystal is fundamental mode and the recommended type of circuit for the crystal is parallel resonance with low or high pullability.
->素人質問となり恐縮ですが、low or high pullability の意味合いに関して もう少し詳細にご教示ください。
(部品仕様のどの部分でlowとhighを判断するのかなど。)

(3)データシートの記載 P41(1) (10.4.3 Crystal Input Interface (SEC_REF))
The programmable capacitors on LMK03328 can be tuned from 14 pF to 24 pF in steps of 14 fF using either an
analog voltage on GPIO5 in soft pin mode or through I2C in soft pin or hard pin mode.
->soft pin mode と hard pin mode で同等のチューニングが可能なものでしょうか。

(4)データシートの記載 P41(2) (10.4.3 Crystal Input Interface (SEC_REF))
The GPIO5 pin is now configured as an 8-level input with a full scale range of 0 V to 1.8 V, and every 200 mV
corresponds to a frequency change according to Equation 4.
->(3)と関連しますが、hard pin modeでは ここに記載の範囲でのチューニングとなりますでしょうか。

(5)データシートの記載 P41(3) (10.4.3 Crystal Input Interface (SEC_REF))
GPIO4 pin should be tied to VDD and GPIO5 pin should be floating when device is operating in soft pin mode. Table 4 shows the binary code for on-chip load capacitance on each leg of crystal.
->Table 4で on-chip load capacitanceのための binary codeを示す。とありますが、記載の内容には該当する部分が無いように
見えます。ご教示いただけますでしょうか。

[4ug従業員]

astro383様

ご投稿ありがとうございます。
頂きましたご質問の回答となります。
ご確認をお願い致します。

(1)データシートの記載 P29 (10.1 Overview)
The LMK03328 generates eight outputs with less than 0.2-ps rms maximum random jitter in integer PLL mode and less than 0.35-ps rms maximum random jitter in fractional PLL mode with a crystal input or a clean external reference input.
crystal input と clean external reference inputを使う場合で 特性に差は生じるものでしょうか。
(回答)
crystal input と clean external reference inputで入力する電気的特性が異なるために差は生じるかと思います。
また差動入力の場合は、 VID,DIFF,PP,VICMを満たす必要がございます。LVCMOS場合VIH,VILを満たす必要がございます。

(2)データシートの記載 P40 (10.4.3 Crystal Input Interface (SEC_REF)) The recommended oscillation mode of
operation for the input crystal is fundamental mode and the recommended type of circuit for the crystal
is parallel resonance with low or high pullability.
素人質問となり恐縮ですが、low or high pullability の意味合いに関して もう少し詳細にご教示ください。
(部品仕様のどの部分でlowとhighを判断するのかなど。)
(回答)
周波数可変幅になります。可変幅をここでは言っております。

(3)データシートの記載 P41(1) (10.4.3 Crystal Input Interface (SEC_REF)) The programmable capacitors on LMK03328 can be tuned from 14 pF to 24 pF in steps of 14 fF using either an analog voltage on GPIO5 in soft pin mode or through I2C in soft pin or hard pin mode.
soft pin mode と hard pin mode で同等のチューニングが可能なものでしょうか。
(回答)
こちらはsoft pin modeのみとなります。

(4)データシートの記載 P41(2) (10.4.3 Crystal Input Interface (SEC_REF)) The GPIO5 pin is now configured as an 8-level input with a full scale range of 0 V to 1.8 V, and every 200 mV corresponds to a frequency change according to Equation 4.
(3)と関連しますが、hard pin modeでは ここに記載の範囲でのチューニングとなりますでしょうか。
(回答)
HW_SW_CTRL=0(Soft pin mode)の際にGPIO5ピンに抵抗をGND間に設置することで設定できます。p.16の8.22を参照下さい。

(5)データシートの記載 P41(3) (10.4.3 Crystal Input Interface (SEC_REF))
GPIO4 pin should be tied to VDD and GPIO5 pin should be floating when device is operating in soft pin mode. Table 4 shows the binary code for on-chip load capacitance on each leg of crystal.
Table 4で on-chip load capacitanceのための binary codeを示す。とありますが、記載の内容には該当する部分が無いように見えます。ご教示いただけますでしょうか。
(回答)
Table 4.にレジスタ設定の記載がございます。ご確認下さい。レジスタ表記については10.3.2.3 Register File Reference Conventionを参照下さい。

以上、よろしくお願い致します。

4ug

[astro383参加者]

ご回答有難うございます。
認識の確認と追加質問がありますので よろしくお願いいたします。

(1の御回答)
crystal input と clean external reference inputで入力する電気的特性が異なるために差は生じるかと思います。
また差動入力の場合は、 VID,DIFF,PP,VICMを満たす必要がございます。LVCMOS場合VIH,VILを満たす必要がございます。

->2種inputの場合で電気的特性に起因した差が生じ、各input仕様を満たす必要がある旨承知しました。
『less than 0.2-ps … in integer PLL mode』、『less than 0.35-ps … in fractional PLL mode』といった
性能は、clean external reference inputを使用しても実現できるという認識で正しいでしょうか。
crystalを使用すると下記の様な利点があると読み取れたため確認となります。
————————————————————————————————————
10.3 Feature Description
When the PLLs operate with the crystal as their reference, the output frequencies can be margined based on
changing the on-chip capacitor loading on each leg of the crystal.
————————————————————————————————————

(2の御回答)
周波数可変幅になります。可変幅をここでは言っております。
->lowが周波数可変幅が狭く、highが周波数可変幅が広い という認識で正しいでしょうか。

(5の御回答)
Table 4.にレジスタ設定の記載がございます。ご確認下さい。レジスタ表記については10.3.2.3 Register File Reference Conventionを参照下さい。
->Table 4. Input Buffer Configuration Matrix on Primary and/or Secondary Reference では レジスタ(R29とR50)の
設定と入力信号型式について記載があり、on-chip load capacitance に関連する記載として解釈ができず(記載がない様に思え)
、他ページに説明があると推測して ご確認させていただきました。いかがでしょうか。

R29(datasheet P95) ：Signal Detector Bypass、Differential Termination、AC Coupling Mode に関する選択
R50(datasheet P105) ：Single-ended or Differential or Crystal Input からの選択、PLL1,2の入力Clockの選択

(追加質問)データシートの記載 P30 (10.3.1 Device Block-Level Description)
The PLLs are powered by on-chip low dropout (LDO), linear voltage regulators and the regulated supply network is partitioned such that the sensitive analog supplies are running from separate LDOs than the digital supplies which use their own LDO.
->このLDOは「datasheet P48 Figure 62. Structure of AC-LVDS, AC-CML, and AC-LVPECL Output Stage」にある LDOと
記載のブロックに該当して、(レジスタ設定等で有効とする必要はなく)無条件で使われるもの という認識で正しいでしょうか。
ちなみにですが、入力端子(primary(6pin,7pin)とsecondary(10pin,11pin)) の どちらを使っても 同等の電源品質(ノイズ等)
となるものでしょうか。

[4ug従業員]

astro383様

ご質問頂いた内容の回答となりますのでご確認下さい。

->2種inputの場合で電気的特性に起因した差が生じ、各input仕様を満たす必要がある旨承知しました。
『less than 0.2-ps … in integer PLL mode』、『less than 0.35-ps … in fractional PLL mode』といった
性能は、clean external reference inputを使用しても実現できるという認識で正しいでしょうか。
crystalを使用すると下記の様な利点があると読み取れたため確認となります。
————————————————————————————————————
10.3 Feature Description
When the PLLs operate with the crystal as their reference, the output frequencies can be margined based on
changing the on-chip capacitor loading on each leg of the crystal.
————————————————————————————————————
(回答)
はい、clean external reference inputのJitterがPLL出力CLKのJitter仕様よりかなり低い場合は可能です。

(2の御回答)
周波数可変幅になります。可変幅をここでは言っております。
->lowが周波数可変幅が狭く、highが周波数可変幅が広い という認識で正しいでしょうか。
(回答)
はい、その認識で合っております。

->Reference では レジスタ(R29とR50)の
設定と入力信号型式について記載があり、on-chip load capacitance に関連する記載として解釈ができず(記載がない様に思え)
、他ページに説明があると推測して ご確認させていただきました。いかがでしょうか。
(回答)
load capacitanceは、p.10の8.7 Pullable Crystal Characteristics (SECREF_P, SECREF_N)のCLになり9pFとなります。

(追加質問)データシートの記載 P30 (10.3.1 Device Block-Level Description) The PLLs are powered by on-chip low dropout (LDO), linear voltage regulators and the regulated supply network is partitioned such that the sensitive analog supplies are running from separate LDOs than the digital supplies which use their own LDO.
->このLDOは「datasheet P48 Figure 62. Structure of AC-LVDS, AC-CML, and AC-LVPECL Output Stage」にある LDOと
記載のブロックに該当して、(レジスタ設定等で有効とする必要はなく)無条件で使われるもの という認識で正しいでしょうか。
ちなみにですが、入力端子(primary(6pin,7pin)とsecondary(10pin,11pin)) の どちらを使っても 同等の電源品質(ノイズ等)
となるものでしょうか
(回答)
レジスタでの設定は不要となります。
ただし、OUT [0：7]ポートの1.8 V LVCMOS出力では、そのVDDOx電源が1.8 Vであることを想定しています。
primaryとsecondaryの入力ブロックは内部レギュレータがありVDD_IN電源pinを介して供給されます。

以上、よろしくお願い致します。
4ug

[astro383参加者]

下記2点以外は理解することができました。ご回答有難うございました。
ご面倒ではありますが 下記2点に対する認識が正しいか ご確認をお願いいたします。

(当初の質問5)データシートの記載 P41(3) (10.4.3 Crystal Input Interface (SEC_REF)) に関して
Table 4 shows the binary code for on-chip load capacitance on each leg of crystal.
->上記にある load capacitanceの情報は Table 4ではなく、P10(8.7 Pullable Crystal Characteristics
(SECREF_P, SECREF_N)のCLになり9pF) に記載の内容として認識させていただきました。

(追加質問の回答)
OUT [0：7]ポートの1.8 V LVCMOS出力では、そのVDDOx電源が1.8 Vであることを想定しています。
primaryとsecondaryの入力ブロックは内部レギュレータがありVDD_IN電源pinを介して供給されます。
->最初の一文は OUT[0:7]をCMOS出力とする場合の電位は1.8Vとなる仕様から、LDOが使われるのは VDDOx電源=3.3V等とすることを想定されている という解釈で正しいでしょうか。また primaryとsecondaryの どちらのポートを使っても 入力後にLDO生成の電源を使ったOUT[0:7]から出力されるため、primaryとsecondaryのポートによる差は生じないと解釈しましたが正しいでしょうか。

[4ug従業員]

astro383様

(当初の質問5)データシートの記載 P41(3) (10.4.3 Crystal Input Interface (SEC_REF)) に関して
Table 4 shows the binary code for on-chip load capacitance on each leg of crystal.
->上記にある load capacitanceの情報は Table 4ではなく、P10(8.7 Pullable Crystal Characteristics
(SECREF_P, SECREF_N)のCLになり9pF) に記載の内容として認識させていただきました。
(回答)
その認識で合っております。TI-USに確認を行ったところ同様の回答を頂きました。

(追加質問の回答)
OUT [0：7]ポートの1.8 V LVCMOS出力では、そのVDDOx電源が1.8 Vであることを想定しています。
primaryとsecondaryの入力ブロックは内部レギュレータがありVDD_IN電源pinを介して供給されます。
->最初の一文は OUT[0:7]をCMOS出力とする場合の電位は1.8Vとなる仕様から、LDOが使われるのは
VDDOx電源=3.3V等とすることを想定されている という解釈で正しいでしょうか。
また primaryとsecondaryの どちらのポートを使っても 入力後にLDO生成の電源を使ったOUT[0:7]から
出力されるため、primaryとsecondaryのポートによる差は生じないと解釈しましたが正しいでしょうか。
(回答)
その認識で合っております。LDOは、2.5Vまたは3.3VのVDDOxに使用され、1.8VのVDDOxの場合はバイパスされます。
また、primaryとsecondaryのポートによる差は生じないという認識で合っております。

以上、よろしくお願い致します。

4ug

[astro383参加者]

ご回答有難うございました。おかげさまで疑問点を全て解消する事が出来ました。

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