LMK04803の仕様確認3

[astro383参加者]

LMK04803の仕様確認3

デバイス型番：LMK04803

お世話になります。データシート(SNAS489K –MARCH 2011–REVISED DECEMBER 2014) の記載に関して ご教⽰ください。
P65 8.6.3.2.2 CLKoutX_Y_ADLY
These registers control the analog delay of the clock group CLKoutX_Y. Adding analog delay to the output will
increase the noise floor of the output.
上記に noise floor が増加すると記載があります。相対値で構いませんので情報を頂けますでしょうか。
PLL2の fvcoを使い遅延させる事から PLL2の特性に関係するのではと予想しております。

[Kawai従業員]

お問い合わせありがとうございます。

本件、製品部へ確認しておりますので、少々お時間を頂きたく存じます。

恐れ入りますが、宜しくお願い致します。

[Kawai従業員]

大変お待たせ致しました。

確認の結果、ClockDesignToolというツールを使用することで、
シミュレーションすることが可能とのことです。
（Toolが多岐に渡りご迷惑をおかけします）

http://www.ti.com/tool/CLOCKDESIGNTOOL

以下、27MHz IN → 27MHz OUTのシミュレーション結果を
貼り付けますので、ご参考ください。
（初段PLLの外付けVCXOは27MHz設計です）

以下の結果では+5dB弱＠1000ps Delayでした。

尚、補足ですが、Reference Clock、及び、外付けVCXOの
位相ノイズ情報を入力しておりませんので、
位相ノイズ特性としては理想的なものが表示されています。
シミュレーションされる際は、それぞれご入力頂けます様お願い致します。

①Delay Bypassed

② 500ps Delay

③1000ps Delay

以上、よろしくお願い致します。

 

• この返信は5 年、 2 ヶ月前に  Kawai さんが編集しました。

[astro383参加者]

ご回答有難うございました。頂きましたツールの活用 および 結果例を参考として 設計を進めさせていただきます。

[投稿者]

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