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返信先: 未使用PINのノイズ対策
dengensekkeiGT様
説明に不足がございましたこと、申し訳ございません。
INPUT状態では、中間電位による貫通電流が流れる恐れがございます。
MSP430での消費電流を増加させる要因になりますので、OPEN,OUTPUT処理が望ましいです。下記メーカーフォーラムでも同様のコメントがございますので、ご参考にしていただければ幸いです。
MSP430 DIOピンの留意点と未使用ピンについて [msp430info, DIO input, unused pins]
以上、よろしくお願いいたします。
Cruijff返信先: Vdoについて
HIGA様
ご投稿ありがとうございます。
お問い合わせの件ですが、出力電流Iout対VDOのグラフがデータシート上にございます。
●TPS7A4901 p.8 “Typical Characteristics” Fig.9
(DATASHEET：http://www.ti.com/lit/ds/sbvs121e/sbvs121e.pdf)●TPS7A3001 p.9 “Typical Characteristics” Fig.9
(DATASHEET：http://www.ti.com/lit/ds/sbvs125d/sbvs125d.pdf)また、Iout=50mAの場合、VDOを以下の数値以上で設定して使用していただければと思います。
●TPS7A4901: VDO=0.2V
●TPS7A3001：VDO=0.15V以上、よろしくお願い致します。
返信先: 未使用PINのノイズ対策
dengensekkeiGT様
基本的に未使用pinにつきましては、メーカーによる推奨ではOPENとのことでございました。
そのためGNDショート、VCCショートでのノイズ耐性につきましてはメーカーでも情報がなく、ご理解をいただければ幸いです。TEST端子につきましても上記同様の理由でございますので、ご容赦をいただければ幸いです。
また、メーカーへ確認させていただきました際、上記懸念の参考資料については、下記資料が参考にしていただく旨、ご連絡頂いております。
合わせてご参考にしていただければ幸いです。ESD Diode Current Specification
MSP430 System-Level ESD Considerations
以上、よろしくお願いいたします。
Cruijff返信先: Flash Bootについて
原因は、下記コードの5～７行目（コメント行）当たりと思います。
このコードは、以前 ＢＳＳクラスがリセット後に初期値なしグローバル変数が０に初期化されない
問題があって入れたものです。
今回これを外して、スタンドアローンで動作できるようです。ここで確認ですが、
１）ＢＳＳの初期値なしデータはリセット後に０に初期化されるように改善されたのでしょうか、
２）これは、判ればの話ですが、私が追加したコードは、以前にお送りしたコマンドファイルの指定で、ロケーション的に
壊していたエリアが有るのでしょうか、よろしくお願いします。
void main( ){
int i;
Uint16 *ebss_Ptr;
Uint16 status;// ebss_Ptr = (Uint16 *)&RamEBssStart;
// i = (int)&RamEBssSize;
// memset(ebss_Ptr, 0, i ); /* WORDでクリアする方法はあるか */
/* memset((Uint32 *)0x9000, 0, 0x1000 ); *//* WORDでクリアする方法はあるか */
bss_init();返信先: Vrefについて
HIGA様
お問い合わせいただきありがとうございます。
ADS1299-6のVREFは、データシート上4.5Vで規定されていますが、2.5Vにすることは可能です。
レファレンス電圧が減少した場合、入力のダイナミックレンジが減少します。TI社のE2Eに類似の問い合わせがあり、参考にしていただければと思います。
ADS124S08のVREFの入力範囲については、データシートP3 Recommended Operating Conditionで記載されています通り、
V(REFPx)-V(REFNx) 0.5V～AVDD-AVSSとなっています。
AVDD to AVSSの最大値は、5.25Vですので、
0.5～5.25Vまで入力することが可能です。こちらのデバイスは内部リファレンスが2.5Vとなっており特に影響はございません。
外部リファレンスをした場合、ノイズ特性が外付けリファレンスに依存します。TI社のE2Eに関連の問い合わせがございましたので参考にしていただけますでしょうか。
以上となりますが、追加の問い合わせがございましたらご連絡いただけますでしょうか。
FI43101
返信先: Vrefについて
HIGA様
お問い合わせいただきありがとうございます。
ADS1299-6のVREFは、データシート上4.5Vで規定されていますが、2.5Vにすることは可能です。
レファレンス電圧が減少した場合、入力のダイナミックレンジが減少します。TI社のE2Eに類似の問い合わせがあり、参考にしていただければと思います。
ADS124S08のVREFの入力範囲については、データシートP3 Recommended Operating Conditionで記載されています通り、
V(REFPx)-V(REFNx) 0.5V～AVDD-AVSSとなっています。
AVDD to AVSSの最大値は、5.25Vですので、
0.5～5.25Vまで入力することが可能です。こちらのデバイスは内部リファレンスが2.5Vとなっており特に影響はございません。
外部リファレンスをした場合、ノイズ特性が外付けリファレンスに依存します。TI社のE2Eに関連の問い合わせがございましたので参考にしていただけますでしょうか。
以上となりますが、追加の問い合わせがございましたらご連絡いただけますでしょうか。
FI43101
返信先: LMK03328の仕様確認3
下記2点以外は理解することができました。ご回答有難うございました。
ご面倒ではありますが 下記2点に対する認識が正しいか ご確認をお願いいたします。(当初の質問5)データシートの記載 P41(3) (10.4.3 Crystal Input Interface (SEC_REF)) に関して
Table 4 shows the binary code for on-chip load capacitance on each leg of crystal.
->上記にある load capacitanceの情報は Table 4ではなく、P10(8.7 Pullable Crystal Characteristics
(SECREF_P, SECREF_N)のCLになり9pF) に記載の内容として認識させていただきました。(追加質問の回答)
OUT [0：7]ポートの1.8 V LVCMOS出力では、そのVDDOx電源が1.8 Vであることを想定しています。
primaryとsecondaryの入力ブロックは内部レギュレータがありVDD_IN電源pinを介して供給されます。
->最初の一文は OUT[0:7]をCMOS出力とする場合の電位は1.8Vとなる仕様から、LDOが使われるのは VDDOx電源=3.3V等とすることを想定されている という解釈で正しいでしょうか。また primaryとsecondaryの どちらのポートを使っても 入力後にLDO生成の電源を使ったOUT[0:7]から出力されるため、primaryとsecondaryのポートによる差は生じないと解釈しましたが正しいでしょうか。返信先: LMK03328の仕様確認3
astro383様
ご質問頂いた内容の回答となりますのでご確認下さい。
->2種inputの場合で電気的特性に起因した差が生じ、各input仕様を満たす必要がある旨承知しました。
『less than 0.2-ps … in integer PLL mode』、『less than 0.35-ps … in fractional PLL mode』といった
性能は、clean external reference inputを使用しても実現できるという認識で正しいでしょうか。
crystalを使用すると下記の様な利点があると読み取れたため確認となります。
————————————————————————————————————
10.3 Feature Description
When the PLLs operate with the crystal as their reference, the output frequencies can be margined based on
changing the on-chip capacitor loading on each leg of the crystal.
————————————————————————————————————
(回答)
はい、clean external reference inputのJitterがPLL出力CLKのJitter仕様よりかなり低い場合は可能です。(2の御回答)
周波数可変幅になります。可変幅をここでは言っております。
->lowが周波数可変幅が狭く、highが周波数可変幅が広い という認識で正しいでしょうか。
(回答)
はい、その認識で合っております。->Reference では レジスタ(R29とR50)の
設定と入力信号型式について記載があり、on-chip load capacitance に関連する記載として解釈ができず(記載がない様に思え)
、他ページに説明があると推測して ご確認させていただきました。いかがでしょうか。
(回答)
load capacitanceは、p.10の8.7 Pullable Crystal Characteristics (SECREF_P, SECREF_N)のCLになり9pFとなります。(追加質問)データシートの記載 P30 (10.3.1 Device Block-Level Description) The PLLs are powered by on-chip low dropout (LDO), linear voltage regulators and the regulated supply network is partitioned such that the sensitive analog supplies are running from separate LDOs than the digital supplies which use their own LDO.
->このLDOは「datasheet P48 Figure 62. Structure of AC-LVDS, AC-CML, and AC-LVPECL Output Stage」にある LDOと
記載のブロックに該当して、(レジスタ設定等で有効とする必要はなく)無条件で使われるもの という認識で正しいでしょうか。
ちなみにですが、入力端子(primary(6pin,7pin)とsecondary(10pin,11pin)) の どちらを使っても 同等の電源品質(ノイズ等)
となるものでしょうか
(回答)
レジスタでの設定は不要となります。
ただし、OUT [0：7]ポートの1.8 V LVCMOS出力では、そのVDDOx電源が1.8 Vであることを想定しています。
primaryとsecondaryの入力ブロックは内部レギュレータがありVDD_IN電源pinを介して供給されます。以上、よろしくお願い致します。
4ug返信先: eCANの処理について
toraさん
TMS320F2803xのeCANにつきまして、controlSUITEおよびc2000wareではサンプルプログラムが1つしか用意されておらず、ご不便をおかけいたします。
eCANにつきましては、上記ソフトウェアパッケージのほか、eCANのサンプルをまとめたものが用意されておりますので、こちらをご確認いただけますでしょうか。
●マニュアル：http://www.ti.com/lit/an/spra876b/spra876b.pdf
●サンプルプロジェクト一式：http://www.ti.com/lit/zip/spra876TMS320F2803xのeCANは、制御機能とメールボックス機能の2つの機能構成となっております。制御機能にて通信設定やメールボックスの有効などを行います。メールボックス機能では、32個のメールボックスが用意されており、それぞれ送信メールボックス・受信メールボックを設定できます。メールボックスにはCANのメッセージIDを登録しておくことで、対象のメッセージIDをもつCANメッセージを受信したときには、そのメールボックスの受信フラグが制御機能側のレジスタで確認できます。
詳細につきましては、今一度TMS320F2803xのTechnical Reference ManualのeCAN機能をご確認いただけますでしょうか。ご確認のほど、よろしくお願いいたします。
返信先: BSL Password
dengensekkeiGT様
プログラム内部を読み出されないようセキュリティをかけたい、
ということですが、JTAG/SBW、およびBSLをヒューズする方法はいかがでしょうか。添付いただいた資料のJTAG/SBW Signature(0xFF80-0x88F3)とBSL Signature（0xFF84-0xFF87）に任意の値を格納することで、それぞれJTAGロックとBSLパスワード保護を有効にすることが可能です。
それぞれのヒューズにつきましては、MSP430のUser’s Guideに記載がございますので、こちらをご確認ください。MSP430FR4xx and MSP430FR2xx Family User’s Guide (Rev. H)
また、CCSではこれらのシグネーチャーはリンカコマンドファイルにて、デフォルト”fill=0xFFFF”で設定されております。これらはビルド前にリンカコマンドファイル上の値を変更することで、ビルド後のmapファイルで変更した値で設定されます。
合わせてご参考にしていただければと思います。以上、よろしくお願いいたします。
Cruijff返信先: Flash Bootについて
/* Initalized sections go in Flash */
.econst : >> FLASHF | FLASHG PAGE = 0
.switch : > FLASHD PAGE = 0
ｃｍｄファイルは、2年前ぐらいに収録されていたものを編集しています。
CLAのコードをゴーストセグメント化することや、CPU、CLAのデータセグメントの
分割、BSS、初期値ありデータを意識して編集していますが、
本来は、オリジナルを使用できれば使いたいとおもいています。
コマンドファイルは添付します。これを評価目的で設計したのが２年以上前ですので、このように配置しないと
上手くいかなかった考えたと思います。
添付は、メモリーマップ表です。現在のコマンドファイルとの相違は、下記セクションの記述がないことでしょうか、
念のためコマンドファイルも添付します。/* Initalized sections go in Flash */
.econst : >> FLASHF | FLASHG PAGE = 0
.switch : > FLASHD PAGE = 0
.reset : > RESET, PAGE = 0, TYPE = DSECT /* not used, */
Filter_RegsFile : > RAMGS0, PAGE = 1
SHARERAMGS0 : > RAMGS0, PAGE = 1
SHARERAMGS1 : > RAMGS1, PAGE = 1/* Flash Programming Buffer */
BufferDataSection : > RAMD1, PAGE = 1, ALIGN(4)返信先: Flash Bootについて
mickey.mouseさん
お問い合わせと症状のご確認、ありがとうございます。
プロジェクトのビルド時に使用いただいているリンカコマンドファイル（拡張子: cmd）の詳細をご教示いただけますでしょうか。
・リンカコマンドファイルのファイル名および参照ディレクトリ名
・CCSまたはC2000wareに収録されているリンカコマンドファイルをそのままお使いでしょうか。
・修正頂いている場合、修正内容をご教示いただけますでしょうか。また、ビルド時にワーニングメッセージが出力されておりませんでしょうか。
ご確認のほど、よろしくお願いいたします。
返信先: BSL Password
dengensekkeiGT様
BSLのパスワード(0xFFE0-0xFFFF)は割り込みベクタテーブルの領域であり、CCSのプロジェクトをビルドすると、FF以外の値を格納するようコンパイラによって自動的に追加されます。
そのため、FF以外の何かしらの値をBSLのパスワード(0xFFE0-0xFFFF)として格納することはユーザーで特に設定する必要はございません。また、TI E2Eフォーラムで参考になるスレッドがございますので、合わせてご参考にしてください。
TI E2E – MSP430 custom BSL password
以上、よろしくお願いいたします。
Cruijff返信先: Flash Bootについて
resetからステップで実行したところ以下の部分で止まっていることが判りました。
コマンドファイルの変更の誤りで、配置されるべきデータが格納されていないのでしょうか、
よろしくお願いします。****************************************************************************
* IF cinit IS NOT -1, PROCESS CINIT INITIALIZATION TABLE *
****************************************************************************
MOV AL,#cinit
MOV AH,#hi16(cinit)
ADDB ACC,#1
B DO_BINIT,EQ ; if cinit < 0 (-1) no init tables返信先: LMK03328の仕様確認3
ご回答有難うございます。
認識の確認と追加質問がありますので よろしくお願いいたします。(1の御回答)
crystal input と clean external reference inputで入力する電気的特性が異なるために差は生じるかと思います。
また差動入力の場合は、 VID,DIFF,PP,VICMを満たす必要がございます。LVCMOS場合VIH,VILを満たす必要がございます。->2種inputの場合で電気的特性に起因した差が生じ、各input仕様を満たす必要がある旨承知しました。
『less than 0.2-ps … in integer PLL mode』、『less than 0.35-ps … in fractional PLL mode』といった
性能は、clean external reference inputを使用しても実現できるという認識で正しいでしょうか。
crystalを使用すると下記の様な利点があると読み取れたため確認となります。
————————————————————————————————————
10.3 Feature Description
When the PLLs operate with the crystal as their reference, the output frequencies can be margined based on
changing the on-chip capacitor loading on each leg of the crystal.
————————————————————————————————————(2の御回答)
周波数可変幅になります。可変幅をここでは言っております。
->lowが周波数可変幅が狭く、highが周波数可変幅が広い という認識で正しいでしょうか。(5の御回答)
Table 4.にレジスタ設定の記載がございます。ご確認下さい。レジスタ表記については10.3.2.3 Register File Reference Conventionを参照下さい。
->Table 4. Input Buffer Configuration Matrix on Primary and/or Secondary Reference では レジスタ(R29とR50)の
設定と入力信号型式について記載があり、on-chip load capacitance に関連する記載として解釈ができず(記載がない様に思え)
、他ページに説明があると推測して ご確認させていただきました。いかがでしょうか。R29(datasheet P95) ：Signal Detector Bypass、Differential Termination、AC Coupling Mode に関する選択
R50(datasheet P105) ：Single-ended or Differential or Crystal Input からの選択、PLL1,2の入力Clockの選択(追加質問)データシートの記載 P30 (10.3.1 Device Block-Level Description)
The PLLs are powered by on-chip low dropout (LDO), linear voltage regulators and the regulated supply network is partitioned such that the sensitive analog supplies are running from separate LDOs than the digital supplies which use their own LDO.
->このLDOは「datasheet P48 Figure 62. Structure of AC-LVDS, AC-CML, and AC-LVPECL Output Stage」にある LDOと
記載のブロックに該当して、(レジスタ設定等で有効とする必要はなく)無条件で使われるもの という認識で正しいでしょうか。
ちなみにですが、入力端子(primary(6pin,7pin)とsecondary(10pin,11pin)) の どちらを使っても 同等の電源品質(ノイズ等)
となるものでしょうか。
